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參數(shù)資料
| 型號： | MCHC908RK2CSDR2 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 4 MHz, MICROCONTROLLER, PDSO20 |
| 封裝： | PLASTIC, SSOP-20 |
| 文件頁數(shù)： | 164/181頁 |
| 文件大?。?/td> | 2384K |
| 代理商： | MCHC908RK2CSDR2 |
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Internal Clock Generator Module (ICG)
Usage Notes
MC68HC908RK2 — Rev. 5.0
Data Sheet
MOTOROLA
Internal Clock Generator Module (ICG)
83
6.4.6.3 Total Settling Time
Once the clock period is within 5% of the desired clock period, the filter starts
making minimum adjustments. In this mode, each correction will adjust the
frequency between 0.202% and 0.368%. A maximum of 24 corrections will be
required to get to the minimum error. Each correction takes approximately the
same period of time or 4*
τ
IBASE. Added to the corrections for 15% to 5%, this
makes 32 corrections (128*
τ
IBASE) to get from 15% to the minimum error. The total
time to the minimum error is:
The equations for
τ
15, τ5, and τtot are dependent on the actual initial and final clock
periods
τ
1 and τ2, not the nominal. This means the variability in the ICLK frequency
due to process, temperature, and voltage must be considered. Additionally, other
process factors and noise can affect the actual tolerances of the points at which the
filter changes modes. This means a worst case adjustment of up to 35% (ICLK
clock period tolerance plus 10%) must be added. This adjustment can be reduced
with trimming. Table 6-4 shows some typical values for settling time.
6.4.7 Improving Settling Time
The settling time of the internal clock generator can be vastly improved if an
external clock source can be used during the settling time. When the internal clock
generator is disabled (ICGON is low), the DDIV[3:0] and DSTG[7:0] bits can be
written. Then, when the internal clock generator is re-enabled, the clock period will
automatically start at the point written in the DDIV and DSTG bits.
Since a change in the DDIV and DSTG bits only cause a change in the clock period
relative to the starting point, the starting point must first be captured. The initial
clock period can be expressed as in the next example, where
τ
X is a process,
temperature, and voltage dependent constant and DDIV1 and DSTG1 are the
values of DDIV and DSTG when operating at
τ
1.
Finding the new values for DDIV and DSTG is easy if the new clock period is a
binary multiple or fraction of the original. In this case, DSTG is unchanged and
DDIV2 is DDIV1 + log2(τ2/τ1).
Table 6-4. Typical Settling Time Examples
τ
1
τ
2
N
τ
15
τ
5
τ
tot
1/ (6.45 MHz)
1/ (25.8 MHz)
84
430
s
535
s
850
s
1/ (25.8 MHz)
1/ (6.45 MHz)
21
107
s
212
s
525
s
1/ (25.8 MHz)
1/ (307.2 kHz)
1
141
s
246
s
560
s
1/ (307.2 kHz)
1/ (25.8 MHz)
84
11.9 ms
12.0 ms
12.3 ms
τ
tot
abs 44N
τ
1
τ
2
–
()
[] 128τ
IBASE
+
=
τ
1
τ
X
2
DDIV1
DSTG1
=
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