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參數(shù)資料
| 型號： | MCHC908RK2CSDR2 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 4 MHz, MICROCONTROLLER, PDSO20 |
| 封裝： | PLASTIC, SSOP-20 |
| 文件頁數(shù)： | 162/181頁 |
| 文件大?。?/td> | 2384K |
| 代理商： | MCHC908RK2CSDR2 |
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Internal Clock Generator Module (ICG)
Usage Notes
MC68HC908RK2 — Rev. 5.0
Data Sheet
MOTOROLA
Internal Clock Generator Module (ICG)
81
similar results are achieved by including a variable divide-by-two, so the ring
operates at 31 stages for some cycles and at 17 stage delays, with a divide-by-two
for an effective 34 stage delays, for the remainder of the cycles. Adjusting the
DSTG[0] bit has a 0.202% to 0.368% effect on the output clock period. This
corresponds to the minimum size correction made by the DLF, and the inherent,
long-term quantization error in the output frequency.
6.4.5 Switching Internal Clock Frequencies
The frequency of the internal clock (ICLK) may need to be changed for some
applications. For example, if the reset condition does not provide the correct
frequency, or if the clock is slowed down for a low-power mode (or sped up after a
low-power mode), the frequency must be changed by programming the internal
clock multiplier factor (N). The frequency of ICLK is N times the frequency of
IBASE, which is 307.2 kHz
±25%.
Before switching frequencies by changing the N value, the clock monitor must be
disabled. This is because when N is changed, the frequency of the low-frequency
base clock (IBASE) will change proportionally until the digital loop filter has
corrected the error. Since the clock monitor uses IBASE, it could erroneously
detect an inactive clock. The clock monitor cannot be re-enabled until the internal
clock is stable again (ICGS is set).
NOTE:
There is no hardware mechanism to prevent changing bus frequency dynamically.
Be careful when changing bus frequency and consider the impact on the system.
This flow is an example of how to change the clock frequency:
1.
Verify there is no clock monitor interrupt by reading the CMF bit.
2.
Turn off the clock monitor.
3.
If desired, switch to the external clock (see 6.4.1 Switching Clock
4.
Change the value of N.
5.
Switch back to internal (see 6.4.1 Switching Clock Sources),
if desired.
6.
Turn on the clock monitor (see 6.4.2 Enabling the Clock Monitor), if
desired.
6.4.6 Nominal Frequency Settling Time
Because the clock period of the internal clock (ICLK) is dependent on the digital
loop filter outputs (DDIV and DSTG) which cannot change instantaneously, ICLK
will temporarily operate at an incorrect clock period when any of the operating
condition changes. This happens whenever the part is reset, the ICG multiply factor
(N) is changed, the ICG trim factor (TRIM) is changed, or the internal clock is
enabled after inactivity (STOP or disabled operation). The time that the ICLK takes
to adjust to the correct period is known as the settling time.
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