參數(shù)資料
型號: MCHC908RK2CSDR2
廠商: FREESCALE SEMICONDUCTOR INC
元件分類: 微控制器/微處理器
英文描述: 8-BIT, FLASH, 4 MHz, MICROCONTROLLER, PDSO20
封裝: PLASTIC, SSOP-20
文件頁數(shù): 161/181頁
文件大小: 2384K
代理商: MCHC908RK2CSDR2
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Internal Clock Generator Module (ICG)
Data Sheet
MC68HC908RK2 — Rev. 5.0
80
Internal Clock Generator Module (ICG)
MOTOROLA
6.4.4.2 Binary Weighted Divider
The binary weighted divider divides the output of the ring oscillator by a power of 2,
specified by the DCO divider control bits (DDIV[3:0]). DDIV maximizes at %1001
(values of %1010 through %1111 are interpreted as %1001), which corresponds
to a divide by 512. When DDIV is %0000, the ring oscillator’s output is divided by 1.
Incrementing DDIV by one will double the period; decrementing DDIV will halve the
period. The DLF cannot directly increment or decrement DDIV; DDIV is only
incremented or decremented when an addition or subtraction to DSTG carries or
borrows.
6.4.4.3 Variable-Delay Ring Oscillator
The variable-delay ring oscillator’s period is adjustable from 17 to 31 stage delays,
in increments of two, based on the upper three DCO stage control bits (DSTG[7:5]).
A DSTG[7:5] of %000 corresponds to 17 stage delays; DSTG[7:5] of %111
corresponds to 31 stage delays. Adjusting the DSTG[5] bit has a 6.45% to 11.8%
effect on the output frequency. This also corresponds to the size correction made
when the frequency error is greater than
±15%. The value of the binary weighted
divider does not affect the relative change in output clock period for a given change
in DSTG[7:5].
6.4.4.4 Ring Oscillator Fine-Adjust Circuit
The ring oscillator fine-adjust circuit causes the ring oscillator to effectively operate
at non-integer numbers of stage delays by operating at two different points for a
variable number of cycles specified by the lower five DCO stage control bits
(DSTG[4:0]). For example, when DSTG[7:5] is %011, the ring oscillator nominally
operates at 23 stage delays. When DSTG[4:0] is %00000, the ring will always
operate at 23 stage delays. When DSTG[4:0] is %00001, the ring will operate at 25
stage delays for one of 32 cycles and at 23 stage delays for 31 of 32 cycles.
Likewise, when DSTG[4:0] is %11111, the ring operates at 25 stage delays for 31
of 32 cycles and at 23 stage delays for one of 32 cycles. When DSTG[7:5] is %111,
Table 6-3. Quantization Error in ICLK
DDIV[3:0]
ICLK Cycles
Bus Cycles
τ
ICLK Q-ERR
%0000 (min)
4
1
1.61%–2.94%
%0000 (min)
≥ 32
≥ 8
0.202%–0.368%
%0001
4
1
0.806%–1.47%
%0001
≥ 16
≥ 4
0.202%–0.368%
%0010
4
1
0.403%–0.735%
%0010
≥ 8
≥ 2
0.202%–0.368%
%0011
≥ 4
≥ 1
0.202%–0.368%
%0100
≥ 2
≥ 1
0.202%–0.368%
%0101–%1001 (max)
≥ 1
0.202%–0.368%
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