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參數(shù)資料
| 型號(hào)： | MC908QL2C |
| 廠商： | Motorola, Inc. |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁(yè)數(shù)： | 129/222頁(yè) |
| 文件大?。?/td> | 2861K |
| 代理商： | MC908QL2C |
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Low-Power Modes
MC68HC908QL4 MC68HC908QL3 MC68HC908QL2 Data Sheet, Rev. 4
Freescale Semiconductor
129
13.7.1 Wait Mode
In wait mode, the CPU clocks are inactive while the peripheral clocks continue to run.
Figure 13-14
shows
the timing for wait mode entry.
Figure 13-14. Wait Mode Entry Timing
A module that is active during wait mode can wake up the CPU with an interrupt if the interrupt is enabled.
Stacking for the interrupt begins one cycle after the WAIT instruction during which the interrupt occurred.
In wait mode, the CPU clocks are inactive. Refer to the wait mode subsection of each module to see if the
module is active or inactive in wait mode. Some modules can be programmed to be active in wait mode.
Wait mode can also be exited by a reset (or break in emulation mode). A break interrupt during wait mode
sets the SIM break stop/wait bit, SBSW, in the break status register (BSR). If the COP disable bit, COPD,
in the configuration register is 0, then the computer operating properly module (COP) is enabled and
remains active in wait mode.
Figure 13-15
and
Figure 13-16
show the timing for wait recovery.
Figure 13-15. Wait Recovery from Interrupt
Figure 13-16. Wait Recovery from Internal Reset
WAIT ADDR + 1
SAME
SAME
ADDRESS BUS
DATA BUS
PREVIOUS DATA
NEXT OPCODE
SAME
WAIT ADDR
SAME
R/W
NOTE: Previous data can be operand data or the WAIT opcode, depending on the last instruction.
$6E0C
$6E0B
$00FF
$00FE
$00FD
$00FC
$A6
$A6
$01
$0B
$6E
$A6
ADDRESS BUS
DATA BUS
EXITSTOPWAIT
NOTE: EXITSTOPWAIT = RST pin OR CPU interrupt
ADDRESS BUS
DATA BUS
RST
(1)
$A6
$A6
$6E0B
RSTVCTH
RSTVCTL
$A6
BUSCLKX4
32
CYCLES
32
CYCLES
1. RST is only available if the RSTEN bit in the CONFIG1 register is set.
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