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參數(shù)資料
| 型號： | MC68SC302 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 89/218頁 |
| 文件大小： | 521K |
| 代理商： | MC68SC302 |
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Communications Processor (CP)
MOTOROLA
MC68SC302 USER’S MANUAL
4-43
GRANT—GRANT Status Changed
A change in the status of the Grant line was detected on the transparent channel. The
SCC status register may be read to determine the current status.
Bits 5,6—Reserved for future use.
TXE—Tx Error
An error (GRANT lost or underrun) occurred on the transmitter channel.
RX—Rx Buffer
A complete buffer has been received on the transparent channel. RX is set no sooner than
10 serial clocks after the last bit of the last byte in the buffer is received on the RXD pin.
BSY—Busy Condition
A word was received and discarded due to lack of free space in the memory chunk. The
receiver will resume reception after an ENTER HUNT MODE command.
TX—Tx Buffer
A buffer has been transmitted. If the L bit in the TxBD is set, TX is set no sooner than on
the second-to-last bit of the last byte being transmitted on the TXD pin. If the L bit in the
Tx BD is cleared, TX is set after the last byte was written to the transmit FIFO.
RTH—Receiver Threshold
The receive memory chunk has been field with RTHRSH bytes.
4.5.11.10 TRANSPARENT MASK REGISTER.
The SCC mask register (SCCM) is
referred to as the transparent mask register when the SCC is operating as a transparent
controller. It is an 8-bit read-write register that has the same bit format as the transparent
event register. If a bit in the transparent mask register is a one, the corresponding interrupt
in the event register will be enabled. If the bit is zero, the corresponding interrupt in the event
register will be masked. This register is cleared at reset.
Transparent Mask Register
4.5.12 SCC2/3 Clocking in NMSI mode
4.5.12.1 SCC2/3 NMSI INTERFACE.
SCC2 and SCC3 can be configured to operate in non
multiplexed mode (NMSI) in which its clock source can come from three different sources:
internal baud rate generator (BRG), external pins (CLKTx, CLKRx) or from the CODEC
Interface. When operating from the internal BRG, it can also drive the BRG output clock to
the external pins.
4.5.12.2 SCC2/3 CODEC INTERFACE.
SCC2 and SCC3 can be configured to interface to
some popular CODECs (like the MC145554), as determined by the PACNT and SCON
registers. The SC302 can generate the MCLK clock, needed for the CODEC sampling logic,
15
14
13
12
11
10
9
8
SCCM1 AT ADDRESS $88B
GRANT
-—
-—
TXE
RX
BSY
TX
RTH
SCCM2 AT ADDRESS $89B
0
0
0
0
0
0
0
0
SCCM3 AT ADDRESS $8AB
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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