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參數(shù)資料
| 型號(hào)： | MC68SC302 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 110/218頁(yè) |
| 文件大?。?/td> | 521K |
| 代理商： | MC68SC302 |
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ISA Plug and Play Interface
5-4
MC68SC302 USER’S MANUAL
MOTOROLA
NOTE
When ADPTR is written by two byte accesses (either in 8-bit ISA
or as two individual accesses of 16-bit ISA) the low byte of
ADPTR must be written first. In 16-bit mode, ADPTR can be
written within one ISA access.
The next stage of operation depends on which CCMR address region is accessed.
5.3.1.1 DPR ADDRESSING.
A speculative read mechanism is used
in
the DPR region of
the CCMR. This is done as follows:
After an access (read or write) to the odd byte of DPORT (either by accessing it directly or
by accessing a 16-bit aligned operand), the value of ADPTR is increased by 2. An automatic
read access is then generated, and DPORT is loaded from the next DPR location. The
conditions for speculative read execution are:
CCMR is allocated in ISA I/O address space
ADPTR points to DPR region
No wait states are programmed in BUSCNT (see ISA PNP Interface definition)
The odd byte of DPORT is accessed
NOTE
If wait state is enabled, the address in ADPTR is incremented by
2 after DPORT odd byte access, but no speculative read is
performed. This enables the software to access a FIFO buffer in
a consecutive manner, without changing the value in ADPTR
prior to each access.
5.3.1.2 CCR ADDRESSING.
The speculative read policy does not apply within the CCR
region. The value of ADPTR is not changed after access completion to this address space
($800-$FFF). ADPTR must be reloaded prior to each access. However, if bus wait states
are disabled, an automatic read operation is performed after ADPTR is loaded with the new
address.
5.3.2 ISA Memory Address Space
The CCMR can be mapped in ISA memory space by setting bit 7 (I_I/M bit) in the ISI register
(See ISA PNP Interface definition for further explanation).
The memory base address is loaded into the memory base address register by the operating
system during BOOT. This 12-bit register points to a 4kbyte space within ISA memory
address space. Any location within the CCMR can be randomly accessed. The value loaded
into the base address register is 4kb aligned.
5.3.3 CCMR Structure
Byte addressing of the CCMR is little endian (Intel convention).
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