參數(shù)資料
型號: MC68SC302
廠商: Motorola, Inc.
英文描述: 32-Bit Microprocessor(32位微處理器)
中文描述: 32位微處理器(32位微處理器)
文件頁數(shù): 43/218頁
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代理商: MC68SC302
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Interrupt, Timer, and Power Control
MOTOROLA
MC68SC302 USER’S MANUAL
3-3
3.1.5 Global Interrupt Mode Register (GIMR)
The GIMR is initially $00 and is reset only on a total system reset.
Global Interrupt Mode Register (GIMR)
$812
OD—Open Drain IRQOUT Pin Drive
0 = IRQOUT pin is fully driven.
1 = IRQOUT pin is an open drain output i.e. driven low only. An external pull up resistor
is needed on the pin. This mode should be selected if the interrupt pin is used by
other sources as well.
MD6[1:0]—IRQIN6 mode
00 = Level-triggered. An interrupt is made pending when IRQIN6 is low.
01 = Falling edge-triggered. An interrupt is made pending when IRQIN6 changes from
one to zero (falling edge).
10 = Rising edge-triggered. An interrupt is made pending when IRQIN6 changes from
zero to one (rising edge).
11 = Every edge-triggered. An interrupt is made pending when IRQIN6 changes from
one to zero (falling edge) or zero to one (rising edge).
ETx—IRQINx Edge/Level-Triggered
0 = Level-triggered. An interrupt is made pending when IRQINx is low.
1 = Edge-triggered. An interrupt is made pending when IRQINx changes from one to
zero (falling edge).
3.1.6 Interrupt Pending Register (IPR)
Each bit in the 16-bit IPR corresponds to an interrupt source. When an interrupt is received,
the interrupt controller sets the corresponding bit in the IPR.
The host must read the IPR in the interrupt handler routine. When a pending interrupt is
handled, the user should clear the corresponding bit in the IPR by writing a one to that bit.
(If an event register exists, the unmasked event register bits should be cleared instead,
causing the IPR bit to be cleared.) Since the user can only clear bits in this register, the bits
that are written as zeros will not be affected. The IPR is cleared at reset.
I
nterrupt Pending Register (IPR)
15
14
13
$814
0
The selected IRQOUT line will be asserted whenever the IPR register ANDed with the IMR
register has a non-zero value.
7
6
5
4
3
2
1
0
OD
MD6[1] MD6[0]
ET5
ET4
ET3
ET2
ET1
0
0
0
0
0
0
0
0
12
11
10
9
8
7
6
5
4
3
2
1
SCC1
SCC2 SCC3
SMC1
SMC2
SCP
PIT
RI
SCC1
IRQIN6
IRQIN5
IRQIN4
IRQIN3
IRQIN2
IRQIN1
-
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
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