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參數(shù)資料
| 型號(hào)： | MC68SC302 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 63/218頁 |
| 文件大?。?/td> | 521K |
| 代理商： | MC68SC302 |
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Communications Processor (CP)
MOTOROLA
MC68SC302 USER’S MANUAL
4-17
NOF3–NOF0—One’s Complement of the Number of Flags between Frames or before
Frames (0 to 15 Flags)
If NOF3–NOF0 = 1111, then no flags will be inserted between frames. Thus, the closing
flag of one frame will be followed immediately by the opening flag of the next frame in the
case of back-to-back frames.
C32—CRC16/CRC32
0 = 16-bit CCITT CRC
1 = 32-bit CCITT CRC
FSE—Flag Sharing Enable
0 = Normal operation
1 = If NOF3–NOF0 = 0000, then a single shared flag is transmitted between back-to-
back frames. Other values of NOF3–NOF0 are decremented by one when FSE is
set.
RVD—Reverse Data.
When this bit is set, the receiver and transmitter will reverse the character bit order, trans-
mitting the most significant bit first. In HDLC mode this bit should be zero.
RTE—Retransmit Enable
0 = No automatic retransmission will be performed.
1 = Automatic retransmit enabled
Automatic retransmission occurs if the grant was negated on the first or second buffer of
the frame. This bit should be set to zero in transparent mode.
FLG—Transmit Flags/Idles between Frames
0 = Send ones between frames. L1RQ is negated between frames. If NOF3–NOF0 is
greater than zero, L1RQ will be nega
ted for a multiple of eight transmit clocks. The HDLC controller can transmit ones
in both the NRZ and NRZI data encoding formats. The CP polls the Tx BD ready
bit every 16 transmit clocks.
1 = Send flags between frames. L1RQ is always asserted. The CP polls the Tx BD
ready bit every eight transmit clocks.
NOTE
This bit may be dynamically modified. If toggled from a one to a
zero between frames, a maximum of two additional flags will be
transmitted before the idle condition will begin. Toggling FLG will
never result in partial flags being transmitted.
ENC—Data Encoding Format
0 = Non-return to zero (NRZ). A one is a high level; a zero is a low level.
1 = Non-return to zero inverted (NRZI). A one is represented by no change in the level;
a zero is represented by a change in the level. The receiver decodes NRZI, but a
clock must be supplied. The transmitter encodes NRZI. During an idle condition,
with the FLG bit cleared, the line will be forced to a high state.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68SEC000D | Dual Audio Operational Amplifier 8-PDIP -40 to 85 |
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| MC68SEC000 | Addendum to M68000 User Manual |
| MC68SEC000CFU10 | M68000 USERS MANUAL ADDENDUM |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| MC68SEC000AA16 | 功能描述:微處理器 - MPU 8/16/32 BIT MPU STATIC RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時(shí)鐘頻率:536 MHz 程序存儲(chǔ)器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68SEC000AA16 | 制造商:Freescale Semiconductor 功能描述:Microprocessor |
| MC68SEC000AA16R2 | 功能描述:微處理器 - MPU 8/16/32 BIT MPU STATIC RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時(shí)鐘頻率:536 MHz 程序存儲(chǔ)器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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