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參數(shù)資料
| 型號： | M32196F8UFP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 160 MHz, RISC MICROCONTROLLER, PQFP144 |
| 封裝： | 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144 |
| 文件頁數(shù)： | 477/1044頁 |
| 文件大小： | 5857K |
| 代理商： | M32196F8UFP |
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10-184
10.8 TOU (Output-Related 24-Bit Timer)
MULTIJUNCTION TIMERS
10
32192/32195/32196 Group Hardware Manual
Rev.1.10 REJ09B0123-0110 Apr.06.07
10.8.17 Operation in TOU Single-shot Output Mode (without Correction Function)
(1) Outline of TOU single-shot output mode
In single-shot output mode, the timer generates a pulse in width of "reload register set value + 1" only once
and then stops.
When the timer is enabled after setting the reload register, the counter is loaded with the content of "the
reload register -1" and starts counting synchronously with the count clock at the next cycle. The counter
counts down and stops when it underflows after reaching the minimum count.
The F/F output waveform in single-shot output mode is inverted (F/F output levels change from "L" to "H" or
vice versa) at startup and upon underflow, generating a single-shot pulse waveform in width of "reload
register set value + 1" only once.
An interrupt request and DMA request can be generated when the counter underflows.
The count value is "reload register set value + 1." (For counting operation, see also Section 10.3.9, “Opera-
tion of TOP Single-shot Output Mode.”)
(2) Notes on using TOU single-shot output mode
The following describes precautions to be observed when using TOU single-shot output mode.
If the counter stops due to an underflow in the same clock period as the timer is enabled by external input,
the former has priority so that the counter stops.
If the counter stops due to an underflow in the same clock period as count is enabled by writing to the
enable bit, the latter has priority so that count is enabled.
If the timer is enabled by external input in the same clock period as count is disabled by writing to the
enable bit, the latter has priority so that count is disabled.
Because the timer operates synchronously with the count clock, up to one count clock-dependent delay
is generated before F/F output is inverted after writing the enable bit.
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