參數(shù)資料
型號： M32196F8UFP
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 160 MHz, RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144
文件頁數(shù)： 252/1044頁
文件大?。?/td> 5857K
代理商： M32196F8UFP
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DMAC
9
9-31
32192/32195/32196 Group Hardware Manual
Rev.1.10 REJ09B0123-0110 Apr.06.07
9.2.4 DMA Destination Address Registers
DMA0 Destination Address Register (DM0DA)
<Address: H’0080 0414>
DMA1 Destination Address Register (DM1DA)
<Address: H’0080 0424>
DMA2 Destination Address Register (DM2DA)
<Address: H’0080 0434>
DMA3 Destination Address Register (DM3DA)
<Address: H’0080 0444>
DMA4 Destination Address Register (DM4DA)
<Address: H’0080 0454>
DMA5 Destination Address Register (DM5DA)
<Address: H’0080 041C>
DMA6 Destination Address Register (DM6DA)
<Address: H’0080 042C>
DMA7 Destination Address Register (DM7DA)
<Address: H’0080 043C>
DMA8 Destination Address Register (DM8DA)
<Address: H’0080 044C>
DMA9 Destination Address Register (DM9DA)
<Address: H’0080 045C>
b0
123456789
10
11
12
13
14
b15
DM0DA–DM9DA
????????????????
<Upon exiting reset: Undefined>
b
Bit Name
Function
R
W
0–15
DM0DA–DM9DA
Destination address bits A16–A31
R
W
(Note 1)
Note 1: A0 to A15 are fixed by setting DMAn Channel Control Register 1 (DMnCNT1) bits 10 and 11.
Notes: This register must always be accessed in halfwords.
Address other than SFR area and internal RAM area must not be set.
The DMA Destination Address Register is used to set the destination address of DMA transfer in such a way
that bit 0 and bit 15 correspond to A16 and A31, respectively. Because this register is comprised of a current
register, the values read from this register are always the current value.
When DMA transfer finishes (i.e., the Transfer Count Register underflows), the value in this register if “Address
fixed” is selected, is the same source address that was set in it before the DMA transfer began; if “Address
incremental” is selected, the value in this register is the last transfer address + 1 (for 8-bit transfer) or the last
transfer address + 2 (for 16-bit transfer).
The DMA Destination Address Register must always be accessed in halfwords (16 bits) beginning with an even
address. If accessed in bytes, the value in this register is undefined.
(1) DM0DA–DM9DA (Destination Address bits A16–A31)
Set this register to specify the destination address of DMA transfer in SFR area or internal RAM area.
For high-order 16 bits (A0 to A15) of the destination address, Bank 0 to Bank 2 are selected according to the
setting of DMAn channel control register 1 (DMnCNT1) bits 10 and 11, and the high-order 16 bits of the
corresponding destination address are fixed. In this register, the low-order 16 bits of the destination ad-
dress are set. (Bit 0 and bit 15 correspond to A16 and A31 of the destination address, respectively) Note
that when SADSLn bit in DMAn channel control register (DMnCNT0) set to "increment," no transfer over the
bank is carried out. Upon completion of bank transfer to the final address, the bank is to be transferred to the
head address.
9.2 DMAC Related Registers
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PDF描述
M32192F8TFP 32-BIT, FLASH, 160 MHz, RISC MICROCONTROLLER, PQFP144
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M32192F8VFP 32-BIT, FLASH, 128 MHz, RISC MICROCONTROLLER, PQFP144
M32192F8VFP 32-BIT, FLASH, 128 MHz, RISC MICROCONTROLLER, PQFP144
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