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參數(shù)資料
| 型號(hào)： | LM3S101 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Microcontroller |
| 中文描述： | 微控制器 |
| 文件頁(yè)數(shù)： | 42/284頁(yè) |
| 文件大?。?/td> | 1774K |
| 代理商： | LM3S101 |
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LM3S101 Data Sheet
March 22, 2006
42
Preliminary
efficiency by allowing components that are not needed for a specific test to be bypassed in the
JTAG scan chain by loading them with the BYPASS instruction. Please see “BYPASS Data
Register” on page 42 for more information.
5.3.2
Data Registers
The JTAG module contains six data registers. These include: IDCODE, BYPASS, Boundary Scan,
APACC, DPACC, and ABORT serial data register chains. Each of these data registers is
discussed in the following sections.
5.3.2.1
IDCODE Data Register
The format for the 32-bit IDCODE data register defined by the
IEEE Standard 1149.1
is shown in
Figure 5-3. The standard requires that every JTAG-compliant device implement either the
IDCODE instruction or the BYPASS instruction as the default instruction. The LSB of the IDCODE
data register is defined to be a 1 to distinguish it from the BYPASS instruction, which has an LSB
of 0. This allows auto configuration test tools to determine which instruction is the default
instruction.
The major uses of the JTAG port are for manufacturer testing of component assembly, and
program development and debug. To facilitate the use of auto-configuration debug tools, the
IDCODE instruction outputs a value of 0x1BA00477. This value indicates an ARM Cortex-M3,
Version 1 processor. This allows the debuggers to automatically configure themselves to work
correctly with the Cortex-M3 during debug.
Figure 5-3.
IDCODE Register Format
5.3.2.2
BYPASS Data Register
The format for the 1-bit BYPASS data register defined by the
IEEE Standard 1149.1
is shown in
Figure 5-4. The standard requires that every JTAG-compliant device implement either the
BYPASS instruction or the IDCODE instruction as the default instruction. The LSB of the BYPASS
data register is defined to be a 0 to distinguish it from the IDCODE instruction, which has an LSB
of 1. This allows auto configuration test tools to determine which instruction is the default
instruction.
Figure 5-4.
BYPASS Register Format
5.3.2.3
Boundary Scan Data Register
The format of the Boundary Scan data register is show in Figure 5-5. Each GPIO pin, in a counter-
clockwise direction from the JTAG port pins, is included in the Boundary Scan data register. Each
GPIO pin has three associated digital signals that are included in the chain. These signals are
input, output, and output enable, and are arranged in that order as can be seen in the figure. In
addition to the GPIO pins, the controller reset pin,
RST
, is included in the chain. Because the reset
pin is always an input, only the input signal is included in the data register chain.
1
Version
Part Number
Manufacturer ID
0
1
11
12
27
28
31
TDO
TDI
0
0
TDO
TDI
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