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參數(shù)資料
| 型號： | LM3S101 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Microcontroller |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 144/284頁 |
| 文件大?。?/td> | 1774K |
| 代理商： | LM3S101 |
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LM3S101 Data Sheet
March 22, 2006
144
Preliminary
Register 4: GPTM Control (GPTMCTL), offset 0x00C
This register is used alongside the
GPTMCFG
and
GMTMTnMR
registers to fine-tune the timer
configuration, and to enable other features such as timer stall and the output trigger.
Bit
Name
Type
Reset
Description
31:15
reserved
RO
0
Reserved bits return an indeterminate value, and should never
be changed.
14
TBPWML
R/W
0
GPTM TimerB PWM Output Level
0: Output is unaffected.
1: Output is inverted.
13
TBOTE
R/W
0
GPTM TimerB Output Trigger Enable
0: The output TimerB trigger is disabled.
1: The output TimerB trigger is enabled.
12
reserved
RO
0
Read as 0.
11:10
TBEVENT
R/W
0
GPTM TimerB Event Mode
00: Positive Edge.
01: Negative Edge.
11: Both Edges.
9
TBSTALL
R/W
0
GPTM TimerB Stall Enable
0: TimerB stalling is disabled.
1: TimerB stalling is enabled.
8
TBEN
R/W
0
GPTM TimerB Enable
0: TimerB is disabled.
1: TimerB is enabled and begins counting or the capture logic is
enabled based on the
GPTMCFG
register.
7
reserved
RO
0
Read as 0.
6
TAPWML
R/W
0
GPTM TimerA PWM Output Level
0: Output is unaffected.
1: Output is inverted.
res
RO
0
GPTM Control (GPTMCTL)
Offset 0x00C
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Reset
Type
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
RO
RO
RO
RO
RO
RO
RO
RO
RO
RO
RO
RO
RO
RO
RO
RO
0
Reset
Type
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
R/W
R/W
RO
R/W
R/W
R/W
R/W
RO
R/W
R/W
R/W
R/W
R/W
R/W
R/W
TBPWML
reserved
res
TBEVENT
res
TBOTE
TBSTALL
TBEN
TAPWML
TAEVENT
TAOTE
TASTALL
TAEN
RTCEN
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