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參數(shù)資料
| 型號(hào)： | LM3S101 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Microcontroller |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 221/284頁 |
| 文件大?。?/td> | 1774K |
| 代理商： | LM3S101 |
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Synchronous Serial Interface (SSI)
221
March 22, 2006
Preliminary
In this mode,
SSIClk
and
SSIFss
are forced Low, and the transmit data line
SSITx
is tristated
whenever the SSI is idle. Once the bottom entry of the transmit FIFO contains data,
SSIFss
is
pulsed High for one
SSIClk
period. The value to be transmitted is also transferred from the
transmit FIFO to the serial shift register of the transmit logic. On the next rising edge of
SSIClk
,
the MSB of the 4 to 16-bit data frame is shifted out on the
SSITx
pin. Likewise, the MSB of the
received data is shifted onto the
SSIRx
pin by the off-chip serial slave device.
Both the SSI and the off-chip serial slave device then clock each data bit into their serial shifter on
the falling edge of each
SSIClk
. The received data is transferred from the serial shifter to the
receive FIFO on the first rising edge of
SSIClk
after the LSB has been latched.
Figure 12-3 shows the Texas Instruments synchronous serial frame format when back-to-back
frames are transmitted.
Figure 12-3.
TI Synchronous Serial Frame Format (Continuous Transfer)
12.2.4.2
Freescale SPI Frame Format
The Freescale SPI interface is a four-wire interface where the
SSIFss
signal behaves as a slave
select. The main feature of the Freescale SPI format is that the inactive state and phase of the
SSIClk
signal are programmable through the
SPO
and
SPH
bits within the
SSISCR0
control
register.
SPO Clock Polarity Bit
When the
SPO
clock polarity control bit is Low, it produces a steady state Low value on the
SSIClk
pin. If the
SPO
bit is High, a steady state High value is placed on the
SSIClk
pin when
data is not being transferred.
SPH Phase Control Bit
The
SPH
phase control bit selects the clock edge that captures data and allows it to change state.
It has the most impact on the first bit transmitted by either allowing or not allowing a clock
transition before the first data capture edge. When the
SPH
phase control bit is Low, data is
captured on the first clock edge transition. If the
SPH
bit is High, data is captured on the second
clock edge transition.
12.2.4.3
Freescale SPI Frame Format with SPO=0 and SPH=0
Single and continuous transmission signal sequences for Freescale SPI format with SPO=0 and
SPH=0 are shown in Figure 12-4 and Figure 12-5.
MSB
LSB
4 to 16 bits
SSIClk
SSIFss
SSITx/SSIRx
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