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參數(shù)資料
| 型號： | LM3S101 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Microcontroller |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 226/284頁 |
| 文件大?。?/td> | 1774K |
| 代理商： | LM3S101 |
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LM3S101 Data Sheet
March 22, 2006
226
Preliminary
A transmission is triggered by writing a control byte to the transmit FIFO. The falling edge of
SSIFss
causes the value contained in the bottom entry of the transmit FIFO to be transferred to
the serial shift register of the transmit logic, and the MSB of the 8-bit control frame to be shifted out
onto the
SSITx
pin.
SSIFss
remains Low for the duration of the frame transmission. The
SSIRx
pin remains tristated during this transmission.
The off-chip serial slave device latches each control bit into its serial shifter on the rising edge of
each
SSIClk
. After the last bit is latched by the slave device, the control byte is decoded during a
one clock wait-state, and the slave responds by transmitting data back to the SSI. Each bit is
driven onto the
SSIRx
line on the falling edge of
SSIClk
. The SSI in turn latches each bit on the
rising edge of
SSIClk
. At the end of the frame, for single transfers, the
SSIFss
signal is pulled
High one clock period after the last bit has been latched in the receive serial shifter, which causes
the data to be transferred to the receive FIFO.
Note:
The off-chip slave device can tristate the receive line either on the falling edge of
SSIClk
after the LSB has been latched by the receive shifter, or when the
SSIFss
pin goes High.
For continuous transfers, data transmission begins and ends in the same manner as a single
transfer. However, the
SSIFss
line is continuously asserted (held Low) and transmission of data
occurs back-to-back. The control byte of the next frame follows directly after the LSB of the
received data from the current frame. Each of the received values is transferred from the receive
shifter on the falling edge of
SSIClk
, after the LSB of the frame has been latched into the SSI.
Figure 12-11. National Semiconductor MICROWIRE Frame Format (Continuous Transfers)
In the MICROWIRE mode, the SSI slave samples the first bit of receive data on the rising edge of
SSIClk
after
SSIFss
has gone Low. Masters that drive a free-running
SSIClk
must ensure that
the
SSIFss
signal has sufficient setup and hold margins with respect to the rising edge of
SSIClk
.
Figure 12-12 illustrates these setup and hold time requirements. With respect to the
SSIClk
rising
edge on which the first bit of receive data is to be sampled by the SSI slave,
SSIFss
must have a
setup of at least two times the period of
SSIClk
on which the SSI operates. With respect to the
SSIClk
rising edge previous to this edge,
SSIFss
must have a hold of at least one
SSIClk
period.
8-bit control
SSIClk
SSIFss
LSB
MSB
SSIRx
4 to 16 bits
outputdata
0
SSITx
MSB
LSB
LSB
MSB
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