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參數(shù)資料
| 型號(hào)： | LM3S101 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Microcontroller |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 185/284頁 |
| 文件大小： | 1774K |
| 代理商： | LM3S101 |
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Universal Asynchronous Receiver/Transmitter (UART)
185
March 22, 2006
Preliminary
indicated in the
UARTLCRH
register. Data continues to be transmitted until there is no data left in
the transmit FIFO. The
BUSY
bit in the
UART Flag (UARTFR)
register (see page 193) is asserted
as soon as data is written to the transmit FIFO (that is, if the FIFO is non-empty) and remains
asserted while data is being transmitted. The
BUSY
bit is negated only when the transmit FIFO is
empty, and the last character has been transmitted from the shift register, including the stop bits.
The UART can indicate that it is busy even though the UART may no longer be enabled.
When the receiver is idle (the U0Rx is continuously 1) and the data input goes Low (a start bit has
been received), the receive counter begins running and data is sampled on the eighth cycle of
Baud16 (described in “Transmit/Receive Logic” on page 183).
The start bit is valid if U0Rx is still low on the eighth cycle of Baud16, otherwise a false start bit is
detected and it is ignored. Start bit errors can be viewed in the
UART Receive Status (UARTRSR)
register (see page 191). If the start bit was valid, successive data bits are sampled on every 16th
cycle of
Baud16
(that is, one bit period later) according to the programmed length of the data
characters. The parity bit is then checked if parity mode was enabled. Data length and parity are
defined in the
UARTLCRH
register.
Lastly, a valid stop bit is confirmed if U0Rx is High, otherwise a framing error has occurred. When
a full word is received, the data is stored in the receive FIFO, with any error bits associated with
that word.
11.2.4
FIFO Operation
The UART has two 16-entry FIFOs; one for transmit and one for receive. Both FIFOs are accessed
via the
UART Data (UARTDR)
register (see page 189). Read operations of the
UARTDR
register
return a 12-bit value consisting of 8 data bits and 4 error flags while write operations place 8-bit
data in the transmit FIFO.
Out of reset, both FIFOs are disabled and act as 1-byte-deep holding registers. The FIFOs are
enabled by setting the
FEN
bit in
UARTLCRH
(page 197).
FIFO status can be monitored via the
UART Flag (UARTFR)
register (see page 193) and the
UART Receive Status (UARTRSR)
register. Hardware monitors empty, full and overrun
conditions. The
UARTFR
register contains empty and full flags (
TXFE
,
TXFF
,
RXFE
and
RXFF
bits)
and the
UARTRSR
register shows overrun status via the
OE
bit.
The trigger points at which the FIFOs generate interrupts is controlled via the
UART Interrupt
FIFO Level Select (UARTIFLS)
register (see page 200). Both FIFOs can be individually
configured to trigger interrupts at different levels. Available configurations include 1/8, 1/4, 1/2, 3/4
and 7/8. Foe example, if the 1/4 option is selected for the receive FIFO, the UART generates a
receive interrupt after 4 data bytes are received. Out of reset, both FIFOs are configured to trigger
an interrupt at the 1/2 mark.
11.2.5
Interrupts
The UART can generate interrupts when the following conditions are observed:
Overrun Error
Break Error
Parity Error
Framing Error
Receive Timeout
Transmit (when condition defined in the
TXIFLSEL
bit in the
UARTIFLS
register is met)
Receive (when condition defined in the
RXIFLSEL
bit in the
UARTIFLS
register is met)
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