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參數(shù)資料
| 型號： | ISLA118P50IRZ |
| 廠商： | Intersil |
| 文件頁數(shù)： | 13/34頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ADC 8BIT SPI/SRL 500M 72QFN |
| 產(chǎn)品培訓(xùn)模塊： | Solutions for Test and Measurement Equipment |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | FemtoCharge™ |
| 位數(shù)： | 8 |
| 采樣率（每秒）： | 500M |
| 數(shù)據(jù)接口： | 串行，SPI? |
| 轉(zhuǎn)換器數(shù)目： | 2 |
| 功率耗散（最大）： | 477mW |
| 電壓電源： | 模擬和數(shù)字 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 72-VFQFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 72-QFN（10x10） |
| 包裝： | 托盤 |
| 輸入數(shù)目和類型： | 2 個單端，單極；1 個差分，單極 |
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ISLA118P50
20
FN7565.2
July 25, 2011
FIGURE 38. SYNCHRONOUS RESET OPERATION
s1
s2
s0
s3
s1
s2
s0
s3
CLKDIVRSTP 2
ADC1 Output Data
ADC1 CLKOUTP
ADC2 CLKOUTP
(phase 1) 3
ADC2 CLKOUTP
(phase 2) 3
3 Either Output Clock Phase (phase 1 or phase 2) equally likely prior to synchronization
s1
L+td
1
1 Delay equals fixed pipeline latency (L cycles) plus fixed analog propagation delay td
2 CLKDIVRSTP setup and hold times are with respect to input sample clock rising edge.
tRSTH
tRSTS
tRSTRT
ADC2 Output Data
Analog Input
Sample Clock
Input
CLKDIVRSTN is not shown, but must be driven, and is the compliment of CLKDIVRSTP.
s2
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ISLA212P20IRZ | IC ADC 12BIT SRL/SPI 72QFN |
| ISLA214S50IR1Z | IC ADC |
| ISLA222P13IRZ | IC ADC 12BIT SRL/SPI 72QFN |
| ISLA224S25IR1Z | IC ADC |
| KAD2708C-27Q68 | IC ADC 8BIT 275MSPS PAR 68-QFN |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ISLA212P | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:12-Bit, 250MSPS/200MSPS/130MSPS ADC |
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| ISLA212P20 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:12-Bit, 500MSPS ADC Programmable Built-in Test Patterns |
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