參數(shù)資料
型號： HYB18T512800AF-3.7
廠商： INFINEON TECHNOLOGIES AG
英文描述： 512-Mbit DDR2 SDRAM
中文描述： 512兆位DDR2 SDRAM的
文件頁數(shù)： 92/117頁
文件大?。?/td> 2102K
代理商： HYB18T512800AF-3.7
HYB18T512[40/80/16]0AF–[3/3S/3.7/5]
512-Mbit DDR2 SDRAM
Currents Measurement Specifications and Conditions
Data Sheet
92
Rev. 1.3, 2005-01
09112003-SDM9-IQ3P
Self-Refresh Current
CKE
≤
0.2 V; external clock off, CK and CK at 0 V; Other control and address inputs are
floating, Data bus inputs are floating.
Operating Bank Interleave Read Current
1. All banks interleaving reads,
I
OUT
= 0 mA; BL = 4, CL = CL
(IDD)
, AL =
t
RCD(IDD)
-1
×
t
CK(IDD)
;
t
CK
=
t
CK(IDD)
,
t
RC
=
t
RC(IDD)
,
t
RRD
=
t
RRD(IDD)
; CKE is HIGH, CS is HIGH between valid
commands. Address bus inputs are stable during deselects; Data bus is switching.
2. Timing pattern:
DDR2-400-333: A0 RA0 A1 RA1 A2 RA2 A3 RA3 D D D (11 clocks)
DDR2-533-333: A0 RA0 D A1 RA1 D A2 RA2 D A3 RA3 D D D D (15 clocks)
DDR2-533-444: A0 RA0 D A1 RA1 D A2 RA2 D A3 RA3 D D D D D (16 clocks)
DDR2-667-444: A0 RA0 D D A1 RA1 D D A2 RA2 D D A3 RA3 D D D D D (19 clocks)
DDR2-667-555: A0 RA0 D D A1 RA1 D D A2 RA2 D D A3 RA3 D D D D D D (20 clocks)
1)
V
DDQ
= 1.8 V
±
0.1 V;
V
DD
= 1.8 V
±
0.1 V
2)
I
DD
specifications are tested after the device is properly initialized.
3)
I
DD
parameter are specified with ODT disabled.
4) Data Bus consists of DQ, DM, DQS, DQS, RDQS, RDQS, LDQS, LDQS, UDQS and UDQS.
5) Definitions for
I
DD
: see
Table 2
6) Timing parameter minimum and maximum values for
I
DD
current measurements are defined in chapter 7..
7) A = Activate, RA = Read with Auto-Precharge, D=DESELECT
I
DD6
1)2)3)4)5)6)
I
DD7
1)2)3)4)5)6)7)
Table 45
Parameter
LOW
HIGH
STABLE
FLOATING
SWITCHING
Definition for
I
DD
Description
defined as
V
IN
≤
V
IL(ac).MAX
defined as
V
IN
≥
V
IH(ac).MIN
defined as inputs are stable at a HIGH or LOW level
defined as inputs are
V
REF
=
V
DDQ
/ 2
defined as: Inputs are changing between high and low every other clock (once per two clocks)
for address and control signals, and inputs changing between high and low every other clock
(once per clock) for DQ signals not including mask or strobes
Table 44
Parameter
I
DD
Measurement Conditions
Symbol Note
相關PDF資料
PDF描述
HYB18T512800AF-3S 512-Mbit DDR2 SDRAM
HYB18T512800AC-37 M39012 MIL RF CONNECTOR
HYB18T512800AC-5 M39012 MIL RF CONNECTOR
HYB18T512800AC DDR2 Registered Memory Modules
HYB18T512800AF DDR2 Registered Memory Modules
相關代理商/技術參數(shù)
參數(shù)描述
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HYB25D128160AT-6 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:128 Mbit Double Data Rate SDRAM
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