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參數(shù)資料
| 型號： | HYB18T512400AF-3S |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | 512-Mbit DDR2 SDRAM |
| 中文描述： | 512兆位DDR2 SDRAM的 |
| 文件頁數(shù)： | 53/117頁 |
| 文件大小： | 2102K |
| 代理商： | HYB18T512400AF-3S |
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Data Sheet
53
Rev. 1.3, 2005-01
09112003-SDM9-IQ3P
HYB18T512[40/80/16]0AF–[3/3S/3.7/5]
512-Mbit DDR2 SDRAM
Functional Description
3.19
Write Command
The Write command is initiated by having CS, CAS and
WE LOW while holding RAS HIGH at the rising edge of
the clock. The address inputs determine the starting
column address. Write latency (WL) is defined by a
read latency (RL) minus one and is equal to (AL + CL –
1). A data strobe signal (DQS) has to be driven LOW
(preamble) a time
t
WPRE
prior to the WL. The first data
bit of the burst cycle must be applied to the DQ pins at
the first rising edge of the DQS following the preamble.
The
t
DQSS
specification must be satisfied for write
cycles. The subsequent burst bit data are issued on
successive edges of the DQS until the burst length is
completed. When the burst has finished, any additional
data supplied to the DQ pins will be ignored. The DQ
signal is ignored after the burst write operation is
complete. The time from the completion of the burst
write to bank precharge is named “write recovery time”
(
t
WR
) and is the time needed to store the write data into
the memory array.
t
WR
is an analog timing parameter
(see
Chapter 5
) and is not the programmed value for
WR in the MRS.
Figure 30
Basic Write Timing
Figure 31
Write Operation Example 1
RL = 5 (AL = 2, CL = 3), WL = 4, BL = 4
DQS,
DQS
DQS
DQS
t
DQSH
t
DQSL
t
WPRE
WPST
t
Din
Din
Din
Din
t
DS
t
DH
NOP
NOP
NOP
NOP
NOP
Precharge
NOP
WRITE A
Posted CAS
T0
T2
T1
T3
T4
T5
T6
T7
T9
WL = RL-1 = 4
BW543
CMD
DQ
NOP
DIN A0
DIN A1
DIN A2
DIN A3
<= t DQSS
tWR
Completion of
the Burst Write
DQS,
DQS
CK, CK
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HYB18T512800AF-3 | 512-Mbit DDR2 SDRAM |
| HYB18T512800AF-3.7 | 512-Mbit DDR2 SDRAM |
| HYB18T512800AF-3S | 512-Mbit DDR2 SDRAM |
| HYB18T512800AC-37 | M39012 MIL RF CONNECTOR |
| HYB18T512800AC-5 | M39012 MIL RF CONNECTOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| HYB18T512400BF-3S | 制造商:Qimonda 功能描述: |
| HYB18T512800AF-3S | 制造商:Qimonda 功能描述: 制造商:Infineon Technologies AG 功能描述:32M X 16 DDR DRAM, 0.45 ns, PBGA84 |
| HYB18T512800BF-2.5 | 功能描述:IC DDR2 SDRAM 512MBIT 60TFBGA RoHS:是 類別:集成電路 (IC) >> 存儲器 系列:- 標(biāo)準(zhǔn)包裝:60 系列:- 格式 - 存儲器:EEPROMs - 串行 存儲器類型:EEPROM 存儲容量:16K (2K x 8) 速度:2MHz 接口:SPI 3 線串行 電源電壓:2.5 V ~ 5.5 V 工作溫度:-40°C ~ 85°C 封裝/外殼:8-DIP（0.300"，7.62mm） 供應(yīng)商設(shè)備封裝:8-PDIP 包裝:管件 產(chǎn)品目錄頁面:1449 (CN2011-ZH PDF) |
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