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參數(shù)資料
| 型號： | GS4900BCNE3 |
| 廠商： | Gennum Corporation |
| 英文描述： | SD Clock and Timing Generator with GENLOCK |
| 中文描述： | 統(tǒng)計時鐘和定時發(fā)生器鎖相 |
| 文件頁數(shù)： | 50/95頁 |
| 文件大?。?/td> | 898K |
| 代理商： | GS4900BCNE3 |
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GS4901B/GS4900B Preliminary Data Sheet
37703 - 0
April 2006
50 of 95
To determine the setting of Audio_Res_Genlock and Audio_Cap_Genlock, the
following equations must be solved:
where:
BW = the desired audio PLL loop bandwidth
JITTERIN = Jitter present on output PCLK, in seconds.
A_Feedback_Divide = the numerator of the audio PLL divide ratio
A_Feedback_Divide is defined by the following equation:
Where f
s
is the fundamental audio sampling frequency and f
out
is the output video
clock frequency. The integer constant, n, will depend on the fundamental audio
sampling frequency as shown in
Table 3-5
.
NOTE: The value programmed in the Audio_Res_Genlock register must be
between 32 and 42. The value programmed in the Audio_Cap_Genlock register
must be greater than 10. These limits define the exact range of loop bandwidth
adjustment available.
Table 3-5: Integer Constant Value
ASR_SEL[2:0]=100b
Enable_384fs = 0
Value of constant (n)
NO
X
3072
YES
YES
1024
YES
NO
1536
NOTES:
1. Enable_384fs corresponds to bit 5 of address 31h of the host interface. It is LOW by default.
2. ‘X’ signifies ‘don’t care.’ This bit will be ignored when determining n.
Audio_Res_Genlock
47
log
2
6
BW
JITTERIN
A _Feedback_Divide
×
×
×
(
)
+
=
Audio_Cap_Genlock
Audio_Res_Genlock
21
–
≤
A_Reference_Divide
A_Feedback_Divide
n
f
s
f
out
-------
×
=
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| GS4901B | SD Clock and Timing Generator with GENLOCK |
| GS4901BCNE3 | SD Clock and Timing Generator with GENLOCK |
| GS4910B | HD/SD/Graphics Clock and Timing Generator with GENLOCK |
| GS4910BCNE3 | HD/SD/Graphics Clock and Timing Generator with GENLOCK |
| GS4911B | HD/SD/Graphics Clock and Timing Generator with GENLOCK |
相關(guān)代理商/技術(shù)參數(shù) |
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|---|---|
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