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參數資料
| 型號： | FDC37B80X |
| 廠商： | STANDARD MICROSYSTEMS CORP |
| 元件分類： | 外設及接口 |
| 英文描述： | PC98/99 Compliant Enhanced Super I/O Controller with Keyboard/Mouse Wake-Up |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP100 |
| 封裝： | QFP-100 |
| 文件頁數： | 127/194頁 |
| 文件大?。?/td> | 802K |
| 代理商： | FDC37B80X |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁當前第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁
127
SYSTEM MANAGEMENT INTERRUPT (SMI)
The FDC37B80x implements a group nSMI
output pin. The System Management Interrupt
is a non-maskable interrupt with the highest
priority level used for transparent power
management. The nSMI group interrupt output
consists of the enabled interrupts from each of
the functional blocks in the chip. The interrupts
are enabled onto the group nSMI output via the
SMI Enable Registers 1 and 2. The nSMI output
is then enabled onto the group nSMI output pin
via bit[7] in the SMI Enable Register 2.
The logic equation for the nSMI output is as
follows:
nSMI
=
(EN_PINT
(EN_U2INT
and
(EN_U1INT
and
(EN_FINT
and
(EN_WDT
and
(EN_MINT
and
(EN_KINT
and
(EN_IRINT and IRQ_IRINT)
and
IRQ_PINT)
IRQ_U2INT)
IRQ_U1INT)
IRQ_FINT)
IRQ_WDT)
IRQ_MINT)
IRQ_KINT)
or
or
or
or
or
or
or
REGISTERS
The following registers can be accessed when in
configuration mode at Logical Device 8,
Registers B4-B7 and when not in configuration
they can be accessed through the Index and
Data Register (refer to Table 49B).
SMI Enable Registers
SMI Enable Register 1
(Configuration Register B4, Logical Device 8)
This register is used to enable the different
interrupt sources onto the group nSMI output.
SMI Enable Register 2
(Configuration Register B5, Logical Device 8)
This register is used to enable additional
interrupt sources onto the group nSMI output.
This register is also used to enable the group
nSMI output onto the nSMI Serial/Parallel IRQ
pin and the routing of 8042 P12 internally to
nSMI.
SMI Status Registers
SMI Status Register 1
(Configuration Register B6, Logical Device 8)
This register is used to read the status of the
SMI input events. Note: The status bit gets set
whether or not the interrupt is enabled onto the
group SMI output.
SMI Status Register 2
(Configuration Register B7, Logical Device 8)
PME SUPPORT
The FDC37B80x offers support for ACPI power
management
events
management event is requested by an ACPI
function via the assertion of the nPME signal. In
the FDC37B80x, only active transitions on the
ring indicator inputs nRI1 and nRI2, active
keyboard-data edges (high to low) and active
mouse-data edges (high to low) can assert the
nPME signal.
(PMEs).
A
power
nPME
configuration registers in logical device number
eight. The PME Enable bit, PME_En,
LD8:CRC5.0, globally controls PME Wake-up
events. When PME_En is inactive, the nPME
signal can not be asserted. When PME_En is
asserted, any wake source whose individual
PME Wake Enable register bit, LD8:CRC8, is
asserted can cause nPME to become asserted.
The PME Wake Status register, LD8:CRC7,
indicates which wake source has asserted the
nPME signal. The PME Status bit, PME_Status,
LD8:CR6.0, is asserted by active transitions of
PME Wake sources. PME_Status will become
asserted independent of the state of the global
PME
enable,
PME_En.
CONFIGURATION section for further details.
functionality
is
controlled
by
the
Refer
to
the
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