參數(shù)資料
型號： DS3174N
英文描述： Single/Dual/Triple/Quad DS3/E3 Single-Chip Transceivers
中文描述： 單/雙/三/四DS3/E3單芯片收發(fā)器
文件頁數(shù)： 181/232頁
文件大小： 2133K
代理商： DS3174N
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DS3171/DS3172/DS3173/DS3174
181 of 232
Bit 0: Framing Error Count (FEC)
– When 0, the framing error count is zero. When 1, the framing error count is
one or more. The type of framing error event counted is determined by
T3.RCR
.FECC[1:0]
Register Name:
Register Description:
Register Address:
Bit #
Name
Bit #
Name
T3.RSRL1
T3 Receive Status Register Latched #1
(1,3,5,7)28h
15
14
13
12
11
10
AICL
9
8
Reserved
Reserved
Reserved
Reserved
T3FML
IDLEL
RUA1L
7
6
5
4
3
2
1
0
OOMFL
SEFL
COFAL
LOFL
RAIL
AISL
OOFL
LOSL
Bit 11: T3 Framing Format Mismatch
Latched
(T3FML)
– This bit is set when the T3FM bit transitions from zero
to one.
Bit 10: Application Identification Channel Change
Latched
(AICL)
– This bit is set when the AIC bit changes
state.
Bit 9: DS3 Idle Signal Change
Latched
(IDLEL)
– This bit is set when the IDLE bit changes state.
Bit 8: Receive Unframed All 1’s Change Latched (RUA1L)
– This bit is set when the RUA1 bit changes state.
Bit 7: Out Of Multi-frame
Change
Latched
(OOMFL)
– This bit is set when the OOMF bit changes state.
Bit 6: Severely Errored Frame
Change
Latched
(SEFL)
– This bit is set when the SEF bit changes state.
Bit 5: Change Of Frame Alignment Latched (COFAL)
– This bit is set when the data path frame counters are
updated with a new DS3 frame alignment that is different from the previous DS3 frame alignment.
Bit 4: Loss Of Frame Change
Latched
(LOFL)
– This bit is set when the LOF bit changes state.
Bit 3: Remote Defect Indication Change
Latched
(RDIL)
– This bit is set when the RDI bit changes state.
Bit 2: Alarm Indication Signal Change
Latched
(AISL)
– This bit is set when the AIS bit changes state.
Bit 1: Out Of Frame
Change
Latched
(OOFL)
– This bit is set when the OOF bit changes state.
Bit 0: Loss Of Signal Change
Latched
(LOSL)
– This bit is set when the LOS bit changes state.
Register Name:
Register Description:
Register Address:
Bit #
Name
Bit #
Name
T3.RSRL2
T3 Receive Status Register Latched #2
(1,3,5,7)2Ah
15
--
14
--
13
--
12
--
11
10
9
8
CPEL
FBEL
PEL
FEL
7
--
6
--
5
--
4
--
3
2
1
0
CPECL
FBECL
PECL
FECL
Bit 11: C-bit Parity Error Latched (CPEL)
– This bit is set when a C-bit parity error is detected. This bit is set to
zero in M23 DS3 mode.
Bit 10: Remote Error Indication Latched (FBEL)
– This bit is set when a far-end block error is detected. This bit
is set to zero in M23 DS3 mode.
Bit 9: P-bit Parity Error Latched (PEL)
– This bit is set when a P-bit parity error is detected.
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PDF描述
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DS-318 制造商:MA-COM 制造商全稱:M/A-COM Technology Solutions, Inc. 功能描述:Plug-In Two-Way Power Divider, 5 - 500 MHz
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