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參數(shù)資料
| 型號： | DS3174N |
| 英文描述： | Single/Dual/Triple/Quad DS3/E3 Single-Chip Transceivers |
| 中文描述： | 單/雙/三/四DS3/E3單芯片收發(fā)器 |
| 文件頁數(shù)： | 159/232頁 |
| 文件大?。?/td> | 2133K |
| 代理商： | DS3174N |
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DS3171/DS3172/DS3173/DS3174
159 of 232
Bit 2: Transmit Data Inversion Enable (TDIE)
– When 0, the outgoing data is directly output from packet
processing. When 1, the outgoing data is inverted before being output from packet processing.
Bit 1: Transmit FCS Processing Disable (TFPD)
– This bit controls whether or not an FCS is calculated and
appended to the end of each packet. When 0, the calculated FCS bytes are appended to the end of the packet.
When 1, the packet is transmitted without an FCS.
Bit 0: Transmit FIFO Reset (TFRST)
– When 0, the Transmit FIFO will resume normal operations, however, data
is discarded until a start of packet is received after RAM power-up is completed. When 1, the Transmit FIFO is
emptied, any transfer in progress is halted, the FIFO RAM is powered down, and all incoming data is discarded (all
TFDR register writes are ignored).
Register Name:
Register Description:
Register Address:
Bit #
Name
Default
Bit #
Name
Default
Note: The FIFO data and status are loaded into the Transmit FIFO when the Transmit FIFO Data (TFD[7:0]) is
written (upper byte write). When read, the value of these bits is always zero.
Bits 15 to 8: Transmit FIFO Data (TFD[7:0])
– These eight bits are the packet data to be stored in the Transmit
FIFO. TFD[7] is the MSB, and TFD[0] is the LSB. If bit reordering is disabled, TFD[0] is the first bit transmitted, and
TFD[7] is the last bit transmitted. If bit reordering is enabled, TFD[7] is the first bit transmitted, and TFD[0] is the
last bit transmitted.
HDLC.TFDR
HDLC Transmit FIFO Data Register
(0,2,4,6)A2h
15
14
13
12
11
10
9
8
TFD7
0
TFD6
0
TFD5
0
TFD4
0
TFD3
0
TFD2
0
TFD1
0
TFD0
0
7
--
0
6
--
0
5
--
0
4
--
0
3
--
0
2
--
0
1
--
0
0
TDPE
0
Bit 0: Transmit FIFO Data Packet End (TDPE)
– When 0, the Transmit FIFO data is not a packet end. When 1,
the Transmit FIFO data is a packet end.
Register Name:
Register Description:
Register Address:
Bit #
Name
Bit #
Name
Bits 13 to 8: Transmit FIFO Fill Level (TFFL[5:0])
– These six bits indicate the number of eight byte groups
available for storage (do not contain data) in the Transmit FIFO. E.g., a value of 21 (15h) indicates the FIFO has
168 (A8h) to 175 (AFh) bytes are available for storage.
HDLC.TSR
HDLC Transmit Status Register
(0,2,4,6)A4h
15
--
14
--
13
12
11
10
9
8
TFFL5
TFFL4
TFFL3
TFFL2
TFFL1
TFFL0
7
--
6
--
5
--
4
--
3
--
2
1
0
TFF
TFE
THDA
Bit 2: Transmit FIFO Full (TFF)
– When 0, the Transmit FIFO contains 255 or less bytes of data. When 1, the
Transmit FIFO is full.
Bit 1: Transmit FIFO Empty (TFE)
– When 0, the Transmit FIFO contains at least one byte of data. When 1, the
Transmit FIFO is empty.
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PDF描述 |
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參數(shù)描述 |
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