參數(shù)資料
型號： DS3112
英文描述： RECT BRIDGE GPP 15A 400V GBJ
中文描述： TEMPE T3/E3復(fù)用器、3.3V T3/E3成幀器及M13/E13/G.747復(fù)用器
文件頁數(shù)： 115/135頁
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代理商： DS3112
DS3112
115 of 135
LOW SPEED (T1 and E1) PORT AC TIMING DIAGRAM
Figure 12A
AC CHARACTERISTICS–HIGH SPEED (T3 and E3) PORTS
(0
°
C to +70
°
C; V
DD
= 3.3V
±
5% for DS3112;
-40
°
C to +85
°
C; V
DD
= 3.3V
±
5% for DS3112N)
SYMBOL
MIN
TYP
MAX
t1
t1
29.1
t2
9
t3
9
t4
3
PARAMETER
UNITS
ns
ns
ns
ns
ns
NOTES
1, 3
2, 3
HRCLK/HTCLK Clock Period
22.4
HRCLK Clock Low Time
HRCLK Clock High Time
HRPOS/HRNEG Set-Up Time to the
Rising Edge or Falling Edge of
HRCLK
HRPOS/HRNEG Hold Time from the
Rising Edge or Falling Edge of
HRCLK
Delay from the Rising Edge or
Falling Edge of HTCLK to Data
Valid on HTPOS/HTNEG
NOTES:
1) T3 mode.
2) E3 mode.
3) HTCLK is a buffered version of either FTCLK or HRCLK and, as such, the duty cycle of HTCLK is
determined by the source clock.
4) In normal mode, HRPOS and HRNEG are sampled on the rising edge of HRCLK and HTPOS and
HTNEG are updated on the rising edge of HTCLK.
5) In inverted mode, HRPOS and HRNEG are sampled on the falling edge of HRCLK and HTPOS and
HTNEG are updated on the falling edge of HTCLK.
t5
3
ns
t6
3
10
ns
LRDAT
LTDAT
t4
t5
t6
t1
t2
t3
LRCLK (or LRCCLK) /
LTCLK (or LTCCLK)
Normal Mode
ls_ac
LRCLK (or LRCCLK) /
LTCLK (or LTCCLK)
Inverted Mode
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PDF描述
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參數(shù)描述
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