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參數(shù)資料
| 型號(hào)： | CS8420-CSZ |
| 廠商： | Cirrus Logic Inc |
| 文件頁(yè)數(shù)： | 32/94頁(yè) |
| 文件大小： | 0K |
| 描述： | IC SAMPLE RATE CONVERTER 28SOIC |
| 標(biāo)準(zhǔn)包裝： | 27 |
| 類型： | 采樣率轉(zhuǎn)換器 |
| 應(yīng)用： | CD-R，DAT，DVD，MD，VTR |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-SOIC（0.295"，7.50mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 28-SOIC |
| 包裝： | 管件 |
| 產(chǎn)品目錄頁(yè)面： | 759 (CN2011-ZH PDF) |
| 配用： | 598-1782-ND - EVALUATION BOARD FOR CS8420 |
| 其它名稱： | 598-1125-5 |
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38
DS245F4
CS8420
10.6
Serial Audio Input Port Data Format (05h)
SIMS
Master/Slave Mode Selector
0 - Serial audio input port is in Slave mode (default)
1 - Serial audio input port is in Master mode
SISF
ISCLK frequency (for Master mode)
0 - 64*Fsi (default)
1 - 128*Fsi
SIRES[1:0]
Resolution of the input data, for right-justified formats
00 - 24 bit resolution (default)
01 - 20 bit resolution
10 - 16 bit resolution
11 - Reserved
SIJUST
Justification of SDIN data relative to ILRCK
0 - Left-Justified (default)
1 - Right-Justified
SIDEL
Delay of SDIN data relative to ILRCK, for left-justified data formats
0 - MSB of SDIN data occurs in the first ISCLK period after the ILRCK edge (default)
1 - MSB of SDIN data occurs in the second ISCLK period after the ILRCK edge
SISPOL
ISCLK clock polarity
0 - SDIN sampled on rising edges of ISCLK (default)
1 - SDIN sampled on falling edges of ISCLK
SILRPOL
ILRCK clock polarity
0 - SDIN data is for the left channel when ILRCK is high (default)
1 - SDIN data is for the right channel when ILRCK is high
7
6
5
4
32
10
SIMS
SISF
SIRES1
SIRES0
SIJUST
SIDEL
SISPOL
SILRPOL
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