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參數(shù)資料
| 型號： | ATTINY26L-8PU |
| 廠商： | Atmel |
| 文件頁數(shù)： | 6/169頁 |
| 文件大小： | 0K |
| 描述： | IC MCU AVR 2K 5V 8MHZ 20-DIP |
| 產(chǎn)品培訓(xùn)模塊： | MCU Product Line Introduction tinyAVR Introduction |
| 標準包裝： | 18 |
| 系列： | AVR® ATtiny |
| 核心處理器： | AVR |
| 芯體尺寸： | 8-位 |
| 速度： | 8MHz |
| 連通性： | USI |
| 外圍設(shè)備： | 欠壓檢測/復(fù)位，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 16 |
| 程序存儲器容量： | 2KB（1K x 16） |
| 程序存儲器類型： | 閃存 |
| EEPROM 大?。?/td> | 128 x 8 |
| RAM 容量： | 128 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 11x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 20-DIP（0.300"，7.62mm） |
| 包裝： | 管件 |
| 產(chǎn)品目錄頁面： | 612 (CN2011-ZH PDF) |
| 配用： | ATSTK600-RC08-ND - STK600 ROUTING CARD AVR ATSTK600-ND - DEV KIT FOR AVR/AVR32 ATAVRISP2-ND - PROGRAMMER AVR IN SYSTEM ATSTK505-ND - ADAPTER KIT FOR 14PIN AVR MCU |
| 其它名稱： | ATTINY26L-8PJ ATTINY26L-8PJ-ND |
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103
1477K–AVR–08/10
ATtiny26(L)
ADC Control and
Status Register –
ADCSR
Bit 7 – ADEN: ADC Enable
Writing a logical “1” to this bit enables the ADC. By clearing this bit to zero, the ADC is turned off.
Turning the ADC off while a conversion is in progress, will terminate this conversion.
Bit 6 – ADSC: ADC Start Conversion
In Single Conversion mode, a logical “1” must be written to this bit to start each conversion. In
Free Running mode, a logical “1” must be written to this bit to start the first conversion. The first
time ADSC has been written after the ADC has been enabled, or if ADSC is written at the same
time as the ADC is enabled, a dummy conversion will precede the initiated conversion. This
dummy conversion performs initialization of the ADC.
ADSC will read as one as long as a conversion is in progress. When the conversion is complete,
it returns to zero. When a dummy conversion precedes a real conversion, ADSC will stay high
until the real conversion completes. Writing a 0 to this bit has no effect.
Bit 5 – ADFR: ADC Free Running Select
When this bit is set (one) the ADC operates in Free Running mode. In this mode, the ADC sam-
ples and updates the Data Registers continuously. Clearing this bit (zero) will terminate Free
Running mode.
Bit 4 – ADIF: ADC Interrupt Flag
This bit is set (one) when an ADC conversion completes and the data registers are updated. The
ADC Conversion Complete Interrupt is executed if the ADIE bit and the I-bit in SREG are set
(one). ADIF is cleared by hardware when executing the corresponding interrupt handling vector.
Alternatively, ADIF is cleared by writing a logical one to the flag. Beware that if doing a read-
modify-write on ADCSR, a pending interrupt can be disabled. This also applies if the SBI and
CBI instructions are used.
Bit 3 – ADIE: ADC Interrupt Enable
When this bit is set (one) and the I-bit in SREG is set (one), the ADC Conversion Complete Inter-
rupt is activated.
Bit
765
4321
0
$06 ($26)
ADEN
ADSC
ADFR
ADIF
ADIE
ADPS2
ADPS1
ADPS0
ADCSR
Read/Write
R/W
Initial Value
000
0000
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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