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參數(shù)資料
| 型號(hào)： | AS3543-ECTP |
| 廠商： | ams |
| 文件頁(yè)數(shù)： | 9/92頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC CODEC AUDIO FRONT END 68CTBGA |
| 標(biāo)準(zhǔn)包裝： | 4,000 |
| 類型： | 音頻編解碼器 |
| 應(yīng)用： | 便攜式音頻，電話 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 68-TFBGA |
| 供應(yīng)商設(shè)備封裝： | 68-CTBGA（6x6） |
| 包裝： | 帶卷 (TR) |
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Revision 1.11
16 - 91
AS3543 3v2
Data Sheet - D e t a i l e d D e s c r i p t i o n - A u d i o F u n c t i o n s
8 Detailed Description - Audio Functions
8.1
Audio Line Inputs (2x)
8.1.1
General
The chip features two identical line inputs. The blocks can work in 2x mono single ended or in stereo single ended
mode.
The volume control has an independent gain regulation for left and right channel with 32 steps @ 1.5dB each and
MUTE. The gain can be set from –40.5dB to +6dB. The stage is set to mute by default. If the line input is not enabled,
the volume settings are set to their default values. Changing the volume and mute control can only be done after
enabling the input.
Line Input 1 and 2 are sharing one gain stage.
Figure 3. Line Inputs
8.1.2
Parameter
AVDD17=1.7V, AVDD27=2.7V, TA= 25
o
C, unless otherwise mentioned
Table 7. Line Input Parameter
Symbol
Parameter
Condition
Min
Typ
Max
Unit
VLIN
Input Signal Level
Pls observe gain settings. Max.
peak levels at any node within the
circuit shall not exceed AVDD
AVDD17
/3
AVDD17
/2
VPEAK
RLIN
Input Impedance
depending on gain setting
8-25
k
RLIN
Input Impedance Tolerance
±30
%
CLIN
Input Capacitance
5
pF
ALIN
Programmable Gain
-40.5
+6
dB
Gain Steps
discrete logarithmic gain steps
1.5
dB
Gain Step Accuracy
±0.25
dB
ALINMUTE
Mute Attenuation
100
dB
ams
AG
Technical
content
still
valid
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