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參數(shù)資料
| 型號： | AS3543-ECTP |
| 廠商： | ams |
| 文件頁數(shù)： | 19/92頁 |
| 文件大小： | 0K |
| 描述： | IC CODEC AUDIO FRONT END 68CTBGA |
| 標(biāo)準(zhǔn)包裝： | 4,000 |
| 類型： | 音頻編解碼器 |
| 應(yīng)用： | 便攜式音頻，電話 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 68-TFBGA |
| 供應(yīng)商設(shè)備封裝： | 68-CTBGA（6x6） |
| 包裝： | 帶卷 (TR) |
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www.austriamicrosystems.com
Revision 1.11
25 - 91
AS3543 3v2
Data Sheet - D e t a i l e d D e s c r i p t i o n - A u d i o F u n c t i o n s
Figure 12. I2S left justified mode
8.5.6
Parameter
DVDD=2.9V, TA=25°C, Slave Mode, f S=48kHz, MCLK = 128*fS, unless otherwise specified
Table 15. I2S Timing
Symbol
Parameter
Condition
Min
Typ
Max
Unit
tSCLK
SCLK Cycle Time
160
ns
tSCLKH
SCLK Pulse Width High
80
ns
tSCLKL
SCLK Pulse Width Low
80
ns
TLRSU
LRCK Setup Time before
SCLK rising edge
80
ns
TLRHD
LRCK Hold Time after SCLK
rising edge
80
ns
tSDSU
SDI setup time before SCLK
rising edge
25
ns
tSDHD
SDI hold time after SCLK
rising edge
25
ns
tSDOD
SDO Delay from SCLK falling
edge
25
ns
tJITTER
Jitter of LRCK
internal PLL generates MCLK from
LRCK
-20
20
ns
I2S direct mode
TSCD
SCLK delay after MCLK
rising edge
0.5
1.5
ns
TLRD
LRLCK delay after SCLK
rising edge
0.5
1.5
ns
tSDSU
SDI setup time before SCLK
rising edge
5
ns
tSDHD
SDI hold time after SCLK
rising edge
5
ns
tSDOD
SDO Delay from SCLK falling
edge
15
ns
ams
AG
Technical
content
still
valid
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ASM2I9940LG-32LT | IC CLK BUFFER 2:18 250MHZ 32LQFP |
| ASM3P2780AF-06OR | IC FREQ MOD 4X EMI REDUCT 6TSOP |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AS35490FLF | 制造商:TT Electronics / IRC 功能描述:AS35490FLF |
| AS35490HLF | 制造商:TT Electronics / IRC 功能描述:AS35490HLF |
| AS35490JLF | 制造商:TT Electronics / IRC 功能描述:AS35490JLF |
| AS35491FLF | 制造商:TT Electronics / IRC 功能描述:AS35491FLF |
| AS35491HLF | 制造商:TT Electronics / IRC 功能描述:AS35491HLF |
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