- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄366584 > ARM610 (Mitel Networks Corporation) General Purpose 32-Bit Microprocessor with 4kByte Cache,Write Buffer and Memory Management Unit(通用32位微處理器（帶4K字節(jié)緩存，寫緩沖器和存儲器管理單元）) PDF資料下載
參數(shù)資料
| 型號： | ARM610 |
| 廠商： | Mitel Networks Corporation |
| 英文描述： | General Purpose 32-Bit Microprocessor with 4kByte Cache,Write Buffer and Memory Management Unit(通用32位微處理器（帶4K字節(jié)緩存，寫緩沖器和存儲器管理單元）) |
| 中文描述： | 通用32位微處理器4KB的高速緩存，寫緩沖器和存儲器管理單元（通用32位微處理器（帶4K的字節(jié)緩存，寫緩沖器和存儲器管理單元）） |
| 文件頁數(shù)： | 134/174頁 |
| 文件大?。?/td> | 694K |
| 代理商： | ARM610 |
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Bus interface
ARM610 Data Sheet
10-10
Key to Cycle Type Summary
r
Read (
nRW
LOW)
r/w
applies equally to Read and Write
w
Write (
nRW
HIGH)
old
signal remains at previous value
a
first Address
a+n
next sequential address
aL
Read-Lock-Write Address
i
Idle cycle (
nMREQ
HIGH)
m
Memory cycle (
nMREQ
LOW)
d
valid data on data bus
Each lineTable 10-1: Cycle type summaryshows the state of the bus interface during
a single
MCLK
cycle. It illustrates the pipelining of
nMREQ
and the address. Each
Operation Type section shows the sequence of cycles which make up that type of
access, with each line down the diagram showing successive clock cycles.
The Uncached Read / Unbuffered Write is shown in three sections. The start and end
are always present, with the Repeat section repeated as many times as required when
a multiple access is being performed.
Buffered Writes are also of variable length and consist of the Start section plus as
many consecutive Repeat sections as are necessary.
A swap instruction consists of the Read phase, followed by one of the three possible
Write phases.
Activity on the memory interface is the succession of these access sequences.
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