參數(shù)資料
型號： ADSP-BF547YBCZ-4A
廠商： Analog Devices Inc
文件頁數(shù)： 75/100頁
文件大小： 0K
描述： IC DSP BLACKFIN 400MHZ 400CSPBGA
標(biāo)準(zhǔn)包裝： 1
系列： Blackfin®
類型： 定點
接口： SPI，SSP，TWI，UART，USB
時鐘速率： 400MHz
非易失內(nèi)存： 外部
芯片上RAM： 260kB
電壓 - 輸入/輸出： 2.50V，3.30V
電壓 - 核心： 1.25V
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 400-LFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 400-CSPBGA（17x17）
包裝： 托盤
Rev. D
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May 2011
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
ATAPI Multiword DMA Transfer Timing
Table 59 and Figure 49 through Figure 52 describe the ATAPI
multiword DMA transfer timing. The material in these figures is
adapted from ATAPI-6 (INCITS 361-2002[R2007] and is used
with permission of the American National Standards Institute
(ANSI) on behalf of the Information Technology Industry
Council (“ITIC”). Copies of ATAPI-6 (INCITS 361-2002
[R2007] can be purchased from ANSI.
Table 59. ATAPI Multiword DMA Transfer Timing
ATAPI Parameter/Description
ATAPI_MULTI_TIM_x Timing Register
Setting
1
Timing Equation
t0
Cycle time
TD, TK
(TD + TK) × tSCLK
tD
ATAPI_DIOR/ATAPI_DIOW asserted
Pulse Width
TD
TD × tSCLK
tF
ATAPI_DIOR data hold
N/A
0
tG(write)
ATAPI_DIOW data setup
TD
TD × tSCLK – (tSK1 + tSK2 + tSK4)
tG(read)
ATAPI_DIOR data setup
TD
tOD + tSUD + 2 × tBD + tCDD + tCDC
tH
ATAPI_DIOW data hold
TK
TK × tSCLK – (tSK1 + tSK2 + tSK4)
tI
ATAPI_DMACK to
ATAPI_DIOR/ATAPI_DIOW setup
TM
TM × tSCLK – (tSK1 + tSK2 + tSK4)
tJ
ATAPI_DIOR/ATAPI_DIOW to
ATAPI_DMACK hold
TK, TEOC_MDMA
(TK + TEOC_MDMA) × tSCLK – (tSK1 + tSK2 + tSK4)
tKR
ATAPI_DIOR negated pulse width
TKR
TKR × tSCLK
tKW
ATAPI_DIOW negated pulse width
TKW
TKW × tSCLK
tLR
ATAPI_DIOR to ATAPI_DMARQ delay N/A
(TD + TK) × tSCLK – (tOD + 2 × tBD + 2 × tCDC)
tM
ATAPI_CS0-1 valid to
ATAPI_DIOR/ATAPI_DIOW
TM
TM × tSCLK – (tSK1 + tSK2 + tSK4)
tN
ATAPI_CS0-1 hold
TK, TEOC_MDMA
(TK + TEOC_MDMA) × tSCLK – (tSK1 + tSK2 + tSK4)
1 ATAPI timing register setting should be programmed with a value that guarantees parameter compliance with the ATA ANSI specification for an ATA device mode of
operation.
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