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參數資料
| 型號： | ADSP-BF547YBCZ-4A |
| 廠商： | Analog Devices Inc |
| 文件頁數： | 18/100頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP BLACKFIN 400MHZ 400CSPBGA |
| 標準包裝： | 1 |
| 系列： | Blackfin® |
| 類型： | 定點 |
| 接口： | SPI，SSP，TWI，UART，USB |
| 時鐘速率： | 400MHz |
| 非易失內存： | 外部 |
| 芯片上RAM： | 260kB |
| 電壓 - 輸入/輸出： | 2.50V，3.30V |
| 電壓 - 核心： | 1.25V |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 400-LFBGA，CSPBGA |
| 供應商設備封裝： | 400-CSPBGA（17x17） |
| 包裝： | 托盤 |
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Rev. D
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May 2011
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Pin definitions for the ADSP-BF54x processors are listed in
Table 11. In order to maintain maximum function and reduce
package size and ball count, some balls have dual, multiplexed
functions. In cases where ball function is reconfigurable, the
default state is shown in plain text, while the alternate function
is shown in italics.
All pins are three-stated during and immediately after reset,
with the exception of the external memory interface, asynchro-
nous and synchronous memory control, and the buffered XTAL
output pin (CLKBUF). On the external memory interface, the
control and address lines are driven high, with the exception of
CLKOUT, which toggles at the system clock rate. During hiber-
nate, all outputs are three-stated unless otherwise noted in
All I/O pins have their input buffers disabled with the exception
of the pins that need pull-ups or pull-downs, as noted in
It is strongly advised to use the available IBIS models to ensure
that a given board design meets overshoot/undershoot and sig-
nal integrity requirements.
Additionally, adding a parallel termination to CLKOUT may
prove useful in further enhancing signal integrity. Be sure to
verify overshoot/undershoot and signal integrity specifications
on actual hardware.
Port H
GPIO (14 pins)
UART1 (2 pins)
PPI0-1_FS3 (2 pins)
TACI1 (1 pin)
Interrupts (8 pins)
ATAPI_RESET (1 pin)
TMR8 (1 pin)
PPI2_FS3 (1 pin)
HOST_ADDR (1 pin)
TMR9 (1 pin)
Counter Down/Gate
(1 pin)
HOST_ACK (1 pin)
TMR10 (1 pin)
Counter Up/Dir
(1 pin)
MXVR MRX, MTX,
MRXON/GPW
(3 pins)4
DMAR 0–1 (2 pins)
TACI8–10 (3 pins)
TACLK8–10 (3 pins)
HWAITA
AMC Addr 4-9 (6 pins)
Interrupts (6 pins)
Port I
GPIO (16 pins)
Async Addr10–25
(16 pins)
Interrupts (8 pins)
Port J
GPIO (14 pins)
Async CTL and MISC
Interrupts (8 pins)
Interrupts (6 pins)
1 Port connections may be inputs or outputs after power up depending on the model and boot mode chosen.
2 All port connections always power up as inputs for some period of time and require resistive termination to a safe condition if used as outputs in the system.
3 A total of 32 interrupts at once are available from ports C through J, configurable in byte-wide blocks.
4 GPW functionality available when MXVR is not present or unused.
Table 10. Pin Multiplexing
(Continued)
Primary Pin
Function
(Number of
Pins)
1, 2
First Peripheral
Function
Second Peripheral
Function
Third Peripheral
Function
Fourth Peripheral
Function
Interrupt Capability
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