In Figure 12, VDD_SU" />
參數(shù)資料
型號(hào)： ADSP-BF547YBCZ-4A
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 38/100頁(yè)
文件大?。?/td> 0K
描述： IC DSP BLACKFIN 400MHZ 400CSPBGA
標(biāo)準(zhǔn)包裝： 1
系列： Blackfin®
類型： 定點(diǎn)
接口： SPI，SSP，TWI，UART，USB
時(shí)鐘速率： 400MHz
非易失內(nèi)存： 外部
芯片上RAM： 260kB
電壓 - 輸入/輸出： 2.50V，3.30V
電壓 - 核心： 1.25V
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 400-LFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 400-CSPBGA（17x17）
包裝： 托盤
Rev. D
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May 2011
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
In Figure 12, VDD_SUPPLIES is VDDINT, VDDEXT, VDDDDR, VDDUSB,
VDDRTC, VDDVR, and VDDMP.
Table 25. Clock Out Timing
Parameter
Min
Max
Unit
Switching Characteristics
tSCLK
CLKOUT Period
1, 2
7.5
ns
tSCLKH
CLKOUT Width High
2.5
ns
tSCLKL
CLKOUT Width Low
2.5
ns
1 The t
SCLK value is the inverse of the fSCLK specification. Reduced supply voltages affect the best-case value of 7.5 ns listed here.
2 The t
SCLK value does not account for the effects of jitter.
Figure 11. CLKOUT Interface Timing
Table 26. Power-Up Reset Timing
Parameter
Min
Max
Unit
Timing Requirements
tRST_IN_PWR
RESET Deasserted After the VDDINT, VDDEXT, VDDDDR,VDDUSB,VDDRTC,VDDVR,VDDMP, and
CLKIN Pins Are Stable and Within Specification
3500 × tCKIN
ns
t
SCLKL
t
SCLKH
t
SCLK
CLKOUT
Figure 12. Power-Up Reset Timing
RESET
tRST_IN_PWR
CLKIN
V
DD_SUPPLIES
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PDF描述
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