SDRAM Interface Timing For proper SDRAM controller operation, the maximum load capacitance is 50 pF for ADDR, DATA, ABE3" />
參數(shù)資料
型號(hào): ADSP-BF535PKBZ-350
廠商: Analog Devices Inc
文件頁(yè)數(shù): 22/44頁(yè)
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描述: IC DSP CONTROLLER 16BIT 260-BGA
產(chǎn)品培訓(xùn)模塊: Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
標(biāo)準(zhǔn)包裝: 1
系列: Blackfin®
類型: 定點(diǎn)
接口: PCI,SPI,SSP,UART,USB
時(shí)鐘速率: 350MHz
非易失內(nèi)存: 外部
芯片上RAM: 308kB
電壓 - 輸入/輸出: 3.30V
電壓 - 核心: 1.60V
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 260-BBGA
供應(yīng)商設(shè)備封裝: 260-PBGA(19x19)
包裝: 托盤(pán)
–29–
REV. A
ADSP-BF535
SDRAM Interface Timing
For proper SDRAM controller operation, the maximum load
capacitance is 50 pF for ADDR, DATA,
ABE3–0/SDQM3–0,
CLKOUT/SCLK1, SCLK0, SCKE, SA10,
SRAS, SCAS, SWE,
and
SMS3-0.
Table 16. SDRAM Interface Timing
Parameter
Min
Max
Unit
Timing Requirements
tSSDAT
DATA Setup Before SCLK0/SCLK1
2.1
ns
tHSDAT
DATA Hold After SCLK0/SCLK1
2.8
ns
Switching Characteristics
tSCLK
SCLK0/SCLK1 Period
7.5
ns
tSCLKH
SCLK0/SCLK1 Width High
2.5
ns
tSCLKL
SCLK0/SCLK1 Width Low
2.5
ns
tDCAD
Command, ADDR, Data Delay After SCLK0/SCLK1
1
6.0
ns
tHCAD
Command, ADDR, Data Hold After SCLK0/SCLK1
1
0.8
ns
tDSDAT
Data Disable After SCLK0/SCLK1
6.0
ns
tENSDAT
Data Enable After SCLK0/SCLK1
1.0
ns
1 Command pins include:
SRAS, SCAS, SWE, SDQM3–0, SMS, SA10, and SCKE.
Figure 13. SDRAM Interface Timing
tHCAD
tDSDAT
tDCAD
tSSDAT
tDCAD
tENSDAT
tHSDAT
tSCLKL
tSCLKH
tSCLK
SCLK0/
SCLK1
DATA
(IN)
DATA
(OUT)
CMND1
ADDR
(OUT)
NOTE 1: COMMAND = SRAS, SCAS, SWE, SDQM3–0, SMS, SA10, AND SCKE.
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