參數資料
型號： ADSP-BF506BSWZ-4F
廠商： Analog Devices Inc
文件頁數： 67/80頁
文件大?。?/td> 0K
描述： IC DSP 400MHZ 1.4V 120LQFP
視頻文件： Blackfin? BF50x Processor Family
標準包裝： 1
系列： Blackfin®
類型： 定點
接口： CAN，EBI/EMI，I²C，IrDA，PPI，SPI，SPORT，UART/USART
時鐘速率： 400MHz
非易失內存： 閃存（16MB）
芯片上RAM： 68kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.29V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 120-LQFP 裸露焊盤
供應商設備封裝： 120-LQFP-EP（14x14）
包裝： 托盤
Rev. A
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July 2011
ADSP-BF504/ADSP-BF504F/ADSP-BF506F
Table 3. System Interrupt Controller (SIC)
Peripheral Interrupt Source
General-Purpose
Interrupt (at Reset)
Peripheral
Interrupt ID
Default Core
Interrupt ID
SIC Registers
PLL Wakeup Interrupt
IVG7
0
IAR0
IMASK0, ISR0, IWR0
DMA Error (generic)
IVG7
1
0
IAR0
IMASK0, ISR0, IWR0
PPI Status
IVG7
2
0
IAR0
IMASK0, ISR0, IWR0
SPORT0 Status
IVG7
3
0
IAR0
IMASK0, ISR0, IWR0
SPORT1 Status
IVG7
4
0
IAR0
IMASK0, ISR0, IWR0
UART0 Status
IVG7
5
0
IAR0
IMASK0, ISR0, IWR0
UART1 Status
IVG7
6
0
IAR0
IMASK0, ISR0, IWR0
SPI0 Status
IVG7
7
0
IAR0
IMASK0, ISR0, IWR0
SPI1 Status
IVG7
8
0
IAR1
IMASK0, ISR0, IWR0
CAN Status
IVG7
9
0
IAR1
IMASK0, ISR0, IWR0
RSI Mask 0 Interrupt
IVG7
10
0
IAR1
IMASK0, ISR0, IWR0
Reserved
—
11
—
IAR1
IMASK0, ISR0, IWR0
CNT0 Interrupt
IVG8
12
1
IAR1
IMASK0, ISR0, IWR0
CNT1 Interrupt
IVG8
13
1
IAR1
IMASK0, ISR0, IWR0
DMA Channel 0 (PPI Rx/Tx)
IVG9
14
2
IAR1
IMASK0, ISR0, IWR0
DMA Channel 1 (RSI Rx/Tx)
IVG9
15
2
IAR1
IMASK0, ISR0, IWR0
DMA Channel 2 (SPORT0 Rx)
IVG9
16
2
IAR2
IMASK0, ISR0, IWR0
DMA Channel 3 (SPORT0 Tx)
IVG9
17
2
IAR2
IMASK0, ISR0, IWR0
DMA Channel 4 (SPORT1 Rx)
IVG9
18
2
IAR2
IMASK0, ISR0, IWR0
DMA Channel 5 (SPORT1 Tx)
IVG9
19
2
IAR2
IMASK0, ISR0, IWR0
DMA Channel 6 (SPI0 Rx/Tx)
IVG10
20
3
IAR2
IMASK0, ISR0, IWR0
DMA Channel 7 (SPI1 Rx/Tx)
IVG10
21
3
IAR2
IMASK0, ISR0, IWR0
DMA Channel 8 (UART0 Rx)
IVG10
22
3
IAR2
IMASK0, ISR0, IWR0
DMA Channel 9 (UART0 Tx)
IVG10
23
3
IAR2
IMASK0, ISR0, IWR0
DMA Channel 10 (UART1 Rx)
IVG10
24
3
IAR3
IMASK0, ISR0, IWR0
DMA Channel 11 (UART1 Tx)
IVG10
25
3
IAR3
IMASK0, ISR0, IWR0
CAN Receive
IVG11
26
4
IAR3
IMASK0, ISR0, IWR0
CAN Transmit
IVG11
27
4
IAR3
IMASK0, ISR0, IWR0
TWI
IVG11
28
4
IAR3
IMASK0, ISR0, IWR0
Port F Interrupt A
IVG11
29
4
IAR3
IMASK0, ISR0, IWR0
Port F Interrupt B
IVG11
30
4
IAR3
IMASK0, ISR0, IWR0
Reserved
—
31
—
IAR3
IMASK0, ISR0, IWR0
Timer 0
IVG12
32
5
IAR4
IMASK1, ISR1, IWR1
Timer 1
IVG12
33
5
IAR4
IMASK1, ISR1, IWR1
Timer 2
IVG12
34
5
IAR4
IMASK1, ISR1, IWR1
Timer 3
IVG12
35
5
IAR4
IMASK1, ISR1, IWR1
Timer 4
IVG12
36
5
IAR4
IMASK1, ISR1, IWR1
Timer 5
IVG12
37
5
IAR4
IMASK1, ISR1, IWR1
Timer 6
IVG12
38
5
IAR4
IMASK1, ISR1, IWR1
Timer 7
IVG12
39
5
IAR4
IMASK1, ISR1, IWR1
Port G Interrupt A
IVG12
40
5
IAR5
IMASK1, ISR1, IWR1
Port G Interrupt B
IVG12
41
5
IAR5
IMASK1, ISR1, IWR1
MDMA Stream 0
IVG13
42
6
IAR5
IMASK1, ISR1, IWR1
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