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參數(shù)資料
| 型號(hào)： | ADSP-BF506BSWZ-4F |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 37/80頁 |
| 文件大小： | 0K |
| 描述： | IC DSP 400MHZ 1.4V 120LQFP |
| 視頻文件： | Blackfin? BF50x Processor Family |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | Blackfin® |
| 類型： | 定點(diǎn) |
| 接口： | CAN，EBI/EMI，I²C，IrDA，PPI，SPI，SPORT，UART/USART |
| 時(shí)鐘速率： | 400MHz |
| 非易失內(nèi)存： | 閃存（16MB） |
| 芯片上RAM： | 68kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.29V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 120-LQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 120-LQFP-EP（14x14） |
| 包裝： | 托盤 |
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Rev. A
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Page 42 of 80
|
July 2011
ADSP-BF504/ADSP-BF504F/ADSP-BF506F
Serial Peripheral Interface (SPI) Port—Slave Timing
Table 35. Serial Peripheral Interface (SPI) Port—Slave Timing
Parameter
V
DDEXT = 1.8 V
V
DDEXT = 2.5 V/3.3 V
Min
Max
Min
Max
Unit
Timing Requirements
tSPICHS
Serial Clock High Period
2 × tSCLK –1.5
ns
tSPICLS
Serial Clock Low Period
2 × tSCLK –1.5
ns
tSPICLK
Serial Clock Period
4 × tSCLK
ns
tHDS
Last SCK Edge to SPISS Not Asserted
2 × tSCLK –1.5
ns
tSPITDS
Sequential Transfer Delay
2 × tSCLK –1.5
ns
tSDSCI
SPISS Assertion to First SCK Edge
2 × tSCLK –1.5
ns
tSSPID
Data Input Valid to SCK Edge (Data Input Setup)
1.6
ns
tHSPID
SCK Sampling Edge to Data Input Invalid
2.0
1.6
ns
Switching Characteristics
tDSOE
SPISS Assertion to Data Out Active
0
12.0
0
10.3
ns
tDSDHI
SPISS Deassertion to Data High Impedance
0
11.0
0
9.0
ns
tDDSPID
SCK Edge to Data Out Valid (Data Out Delay)
10
ns
tHDSPID
SCK Edge to Data Out Invalid (Data Out Hold)
0
ns
Figure 24. Serial Peripheral Interface (SPI) Port—Slave Timing
tSPICLK
tHDS
tSPITDS
tSDSCI
tSPICLS
tSPICHS
tDSOE
tDDSPID
tDSDHI
tHDSPID
tSSPID
tDSDHI
tHDSPID
tDSOE
tHSPID
tSSPID
tDDSPID
SPIxSS
(INPUT)
SPIxSCK
(INPUT)
SPIxMISO
(OUTPUT)
SPIxMOSI
(INPUT)
SPIxMISO
(OUTPUT)
SPIxMOSI
(INPUT)
CPHA = 1
CPHA = 0
tHSPID
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