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參數(shù)資料
| 型號： | ADSP-2196MKSTZ-160 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 43/68頁 |
| 文件大小： | 0K |
| 描述： | IC DSP CONTROLLER 16BIT 144-LQFP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | ADSP-21xx |
| 類型： | 定點 |
| 接口： | 主機接口，SPI，SSP，UART |
| 時鐘速率： | 160MHz |
| 非易失內(nèi)存： | ROM（48 kB） |
| 芯片上RAM： | 40kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 2.50V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 144-LQFP |
| 供應(yīng)商設(shè)備封裝： | 144-LQFP（20x20） |
| 包裝： | 托盤 |
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For current information contact Analog Devices at 800/262-5643
ADSP-2196
September 2001
This information applies to a product under development. Its characteristics and specifications are subject to change with-
out notice. Analog Devices assumes no obligation regarding future manufacturing unless otherwise agreed to in writing.
48
REV. PrA
35(/,0,1$5< 7(&+1,&$/ '$7$
Serial Peripheral Interface (SPI) Port—Slave Timing
Table 21. Serial Peripheral Interface (SPI) Port—Slave Timing
Parameter
Description
Min
Max
Unit
Switching Characteristics
t
DSOE
SPISS assertion to data out active
06ns
t
DSDHI
SPISS deassertion to data high impedance
06ns
t
DDSPID
SCLK edge to data out valid (data out delay)
0
5
ns
t
HDSPID
SCLK edge to data out invalid (data out hold)
0
5
ns
Timing Requirements
t
SPICHS
Serial clock high period
2t
HCLK
ns
t
SPICLS
Serial clock low period
2t
HCLK
ns
t
SPICLK
Serial clock period
4t
HCLK
ns
t
HDS
Last SPICLK edge to SPISS not asserted
2t
HCLK
ns
t
SPITDS
Sequential Transfer Delay
2t
HCLK
ns
t
SDSCI
SPISS assertion to first SPICLK edge
2t
HCLK
ns
t
SSPID
Data input valid to SCLK edge (data input setup)
1.6
ns
t
HSPID
SCLK sampling edge to data input invalid
1.6
ns
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