參數(shù)資料
型號： ADSP-2196MKSTZ-160
廠商： Analog Devices Inc
文件頁數(shù)： 37/68頁
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 16BIT 144-LQFP
標準包裝： 1
系列： ADSP-21xx
類型： 定點
接口： 主機接口，SPI，SSP，UART
時鐘速率： 160MHz
非易失內(nèi)存： ROM（48 kB）
芯片上RAM： 40kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 2.50V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-LQFP（20x20）
包裝： 托盤
For current information contact Analog Devices at 800/262-5643
ADSP-2196
September 2001
This information applies to a product under development. Its characteristics and specifications are subject to change with-
out notice. Analog Devices assumes no obligation regarding future manufacturing unless otherwise agreed to in writing.
42
REV. PrA
35(/,0,1$5< 7(&+1,&$/ '$7$
Serial Port (SPORT) Clocks and Data Timing
Table 18 and Figure 21 describe SPORT transmit and receive operations.
Table 18. Serial Port (SPORT) Clocks and Data Timing1
1To determine whether communication is possible between two devices at clock speed n, the following specifications must be confirmed:
1) frame sync delay and frame sync setup and hold, 2) data delay and data setup and hold, and 3) SCLK width.
Parameter
Description
Min
Max
Unit
Switching Characteristics
t
HOFSE
RFS Hold after RCLK (Internally Generated RFS)2
2Referenced to drive edge.
012.4
ns
t
DFSE
RFS Delay after RCLK (Internally Generated RFS)2
012.4
ns
t
DDTEN
Transmit Data Delay after TCLK2
012.1
ns
t
DDTTE
Data Disable from External TCLK2
012.0
ns
t
DDTIN
Data Enable from Internal TCLK2
06.8
ns
t
DDTTI
Data Disable from Internal TCLK2
06.3
ns
Timing Requirements
t
SCLKIW
TCLK/RCLK Width
20
ns
t
SFSI
TFS/RFS Setup before TCLK/RCLK3
3Referenced to sample edge.
–0.6
ns
t
HFSI
TFS/RFS Hold after TCLK/RCLK3, 4
4RFS hold after RCLK when MCE = 1, MFD = 0 is 0 ns minimum from drive edge. TFS hold after TCLK for late external TFS is 0 ns minimum from
drive edge.
–0.3
ns
t
SDRI
Receive Data Setup before RCLK3
–2.3
ns
t
HDRI
Receive Data Hold after RCLK3
1.9
ns
t
SCLKW
TCLK/RCLK Width
20
ns
t
SFSE
TFS/RFS Setup before TCLK/RCLK3
–0.6
ns
t
HFSE
TFS/RFS Hold after TCLK/RCLK3, 4
–0.6
ns
t
SDRE
Receive Data Setup before RCLK3
–2.2
ns
t
HDRE
Receive Data Hold after RCLK3
1.8
ns
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