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參數(shù)資料
型號： ADSP-21160MKB-80
廠商： Analog Devices Inc
文件頁數(shù)： 38/52頁
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 32BIT 400 BGA
產(chǎn)品培訓模塊： SHARC Processor Overview
標準包裝： 1
系列： SHARC®
類型： 浮點
接口： 主機接口，連接端口，串行端口
時鐘速率： 80MHz
非易失內(nèi)存： 外部
芯片上RAM： 512kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 2.50V
工作溫度： 0°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 400-BBGA
供應(yīng)商設(shè)備封裝： 400-PBGA（27x27）
包裝： 托盤
–43–
REV. 0
ADSP-21160M
The load capacitance should include the processor’s
package capacitance (C
IN). The switching frequency
includes driving the load high and then back low. Address
and data pins can drive high and low at a maximum rate of
1/(2t
CK). The write strobe can switch every cycle at a
frequency of 1/t
CK. Select pins switch at 1/(2 tCK), but selects
can switch on each cycle.
Table 29. ADSP-21160M Operation Types vs. Input Current
Operation
Peak Activity
1
High Activity
Low Activity
Instruction Type
Multifunction
Single Function
Instruction Fetch
Cache
Internal Memory
Core Memory Access2
2 per t
CK cycle
(DM 64 and PM 64)
1 per t
CK cycle
(DM 64)
None
Internal Memory DMA
1 per 2 t
CCLK cycles
1 per 2 t
CCLK cycles
None
External Memory DMA
1 per external port cycle ( 64)
None
Data bit pattern for core
memory access and DMA
Worst case
Random
N/A
1 Peak Activity=I
DDINPEAK, High Activity =IDDINHIGH, and Low Activity=IDDINLOW. The state of the PEYEN bit (SIMD versus SISD mode) does not influence
these calculations.
2 These assume a 2:1 core clock ratio. For more information on ratios and clocks (t
CK and tCCLK), see the timing ratio definitions on page 15.
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PDF描述
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