Timing Requirements: t SLDCL Data Setup Before LCLK Low 2.5 ns t HL" />
參數(shù)資料
型號(hào)： ADSP-21160MKB-80
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 29/52頁(yè)
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 32BIT 400 BGA
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類(lèi)型： 浮點(diǎn)
接口： 主機(jī)接口，連接端口，串行端口
時(shí)鐘速率： 80MHz
非易失內(nèi)存： 外部
芯片上RAM： 512kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 2.50V
工作溫度： 0°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 400-BBGA
供應(yīng)商設(shè)備封裝： 400-PBGA（27x27）
包裝： 托盤(pán)
–35–
REV. 0
ADSP-21160M
Table 19. Link Ports—Receive
Parameter
Min
Max
Unit
Timing Requirements:
t
SLDCL
Data Setup Before LCLK Low
2.5
ns
t
HLDCL
Data Hold After LCLK Low
2.5
ns
t
LCLKIW
LCLK Period
t
LCLK
ns
t
LCLKRWL
LCLK Width Low
6.0
ns
t
LCLKRWH
LCLK Width High
6.0
ns
Switching Characteristics:
t
DLALC
LACK Low Delay After LCLK High1
12
17
ns
1 LACK goes low with t
DLALC relative to rise of LCLK after first nibble, but doesn’t go low if the receiver’s link buffer is not about to fill.
Figure 24. Link Ports—Receive
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PDF描述
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參數(shù)描述
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