DMA Handshake These specifications describe the three DMA handshake modes. In all three modes DMAR is used to initiate " />
參數(shù)資料
型號(hào)： ADSP-21160MKB-80
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 26/52頁(yè)
文件大小： 0K
描述： IC DSP CONTROLLER 32BIT 400 BGA
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點(diǎn)
接口： 主機(jī)接口，連接端口，串行端口
時(shí)鐘速率： 80MHz
非易失內(nèi)存： 外部
芯片上RAM： 512kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 2.50V
工作溫度： 0°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 400-BBGA
供應(yīng)商設(shè)備封裝： 400-PBGA（27x27）
包裝： 托盤
ADSP-21160M
–32–
REV. 0
DMA Handshake
These specifications describe the three DMA handshake
modes. In all three modes DMAR is used to initiate trans-
fers. For handshake mode, DMAG controls the latching or
enabling of data externally. For external handshake mode,
the data transfer is controlled by the ADDR31–0, RDx,
WRx, PAGE, MS3–0, ACK, and DMAG signals. For Paced
Master mode, the data transfer is controlled by ADDR31–0,
RDx, WRx, MS3–0, and ACK (not DMAG). For Paced
Master mode, the Memory Read-Bus Master, Memory
Write-Bus Master, and Synchronous Read/Write-Bus
Master timing specifications for ADDR31–0, RDx, WRx,
MS3–0, PAGE, DATA63–0, and ACK also apply.
Table 17. DMA Handshake
Parameter
Min
Max
Unit
Timing Requirements:
t
SDRC
DMARx Setup Before CLKIN1
3ns
t
WDR
DMARx Width Low (Nonsynchronous)2
t
CCLK +4.5
ns
t
SDATDGL
Data Setup After DMAGx Low3
0.75t
CK – 7ns
t
HDATIDG
Data Hold After DMAGx High
2
ns
t
DATDRH
Data Valid After DMARx High3
t
CK +10
ns
t
DMARLL
DMARx Low Edge to Low Edge4
t
CK
ns
t
DMARH
DMARx Width High2
t
CCLK +4.5
ns
Switching Characteristics:
t
DDGL
DMAGx Low Delay After CLKIN
0.25t
CCLK + 1
0.25t
CCLK +9
ns
t
WDGH
DMAGx High Width
0.5t
CCLK – 1+ HI
ns
t
WDGL
DMAGx Low Width
t
CK – 0.5tCCLK – 1ns
t
HDGC
DMAGx High Delay After CLKIN
t
CK – 0.25tCCLK +1.5
t
CK – 0.25tCCLK +9
ns
t
VDATDGH
Data Valid Before DMAGx High5
t
CK – 0.25tCCLK – 8tCK – 0.25tCCLK +5
ns
t
DATRDGH
Data Disable After DMAGx High6
0.25t
CCLK – 3
0.25t
CCLK +1.5
ns
t
DGWRL
WRx Low Before DMAGx Low
–1.5
2
ns
t
DGWRH
DMAGx Low Before WRx High
t
CK – 0.5tCCLK – 2+ W
ns
t
DGWRR
WRx High Before DMAGx High7
–1.5
2
ns
t
DGRDL
RDx Low Before DMAGx Low
–1.5
2
ns
t
DRDGH
RDx Low Before DMAGx High
t
CK – 0.5tCCLK – 2+ W
ns
t
DGRDR
RDx High Before DMAGx High7
–1.5
2
ns
t
DGWR
DMAGx High to WRx, RDx, DMAGx
Low
0.5t
CCLK – 2+ HI
ns
t
DADGH
Address/Select Valid to DMAGx High
18
ns
t
DDGHA
Address/Select Hold after DMAGx High
1
ns
W = (number of wait states specified in WAIT register)
t
CK.
HI = t
CK (if data bus idle cycle occurs, as specified in WAIT register; otherwise HI = 0).
1 Only required for recognition in the current cycle.
2 Maximum throughput using DMARx/DMAGx handshaking equals t
WDR + tDMARH = (tCCLK+4.5) + (tCCLK+4.5) =34ns (29.4 MHz). This throughput limit
applies to non-synchronous access mode only.
3 t
SDATDGL is the data setup requirement if DMARx is not being used to hold off completion of a write. Otherwise, if DMARx low holds off completion of
the write, the data can be driven tDATDRH after DMARx is brought high.
4 Use t
DMARLL if DMARx transitions synchronous with CLKIN. Otherwise, use tWDR and tDMARH.
5 t
VDATDGH is valid if DMARx is not being used to hold off completion of a read. If DMARx is used to prolong the read, then
tVDATDGH =tCK – .25tCCLK – 8+ (n × tCK) where n equals the number of extra cycles that the access is prolonged.
6 See Example System Hold Time Calculation on page 44 for calculation of hold times given capacitive and dc loads.
7 This parameter applies for synchronous access mode only.
相關(guān)PDF資料
PDF描述
ADSP-21160NCB-100 IC DSP CONTROLLER 32BIT 400BGA
ADSP-21161NCCA-100 IC DSP CONTROLLER 32BIT 225MBGA
ADSP-21261SKBCZ150 IC DSP 32BIT 150MHZ 136-CSPBGA
ADSP-21368KBPZ-3A IC DSP 32BIT 400MHZ 256BGA
ADSP-21371BSWZ-2B IC DSP 32BIT 266MHZ 208-LQFP
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
ADSP-21160MKBZ-80 功能描述:IC DSP CONTROLLER 32BIT 400 BGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號(hào)處理器） 系列:SHARC® 標(biāo)準(zhǔn)包裝:2 系列:StarCore 類型:SC140 內(nèi)核 接口:DSI，以太網(wǎng)，RS-232 時(shí)鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:431-FCPBGA（20x20） 包裝:托盤
ADSP-21160N 制造商:AD 制造商全稱:Analog Devices 功能描述:DSP Microcomputer
ADSP-21160NCB-100 功能描述:IC DSP CONTROLLER 32BIT 400BGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號(hào)處理器） 系列:SHARC® 標(biāo)準(zhǔn)包裝:2 系列:StarCore 類型:SC140 內(nèi)核 接口:DSI，以太網(wǎng)，RS-232 時(shí)鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:431-FCPBGA（20x20） 包裝:托盤
ADSP-21160NCB-TBD 制造商:AD 制造商全稱:Analog Devices 功能描述:DSP Microcomputer
ADSP-21160NCBZ-100 功能描述:IC DSP CONTROLLER 32BIT 400-PBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號(hào)處理器） 系列:SHARC® 標(biāo)準(zhǔn)包裝:40 系列:TMS320DM64x, DaVinci™ 類型:定點(diǎn) 接口:I²C，McASP，McBSP 時(shí)鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:160kB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:0°C ~ 90°C 安裝類型:表面貼裝 封裝/外殼:548-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:548-FCBGA（27x27） 包裝:托盤 配用:TMDSDMK642-0E-ND - DEVELPER KIT W/NTSC CAMERA296-23038-ND - DSP STARTER KIT FOR TMS320C6416296-23059-ND - FLASHBURN PORTING KIT296-23058-ND - EVAL MODULE FOR DM642TMDSDMK642-ND - DEVELOPER KIT W/NTSC CAMERA
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。

采購(gòu)需求

(若只采購(gòu)一條型號(hào)，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

*型號(hào) *數(shù)量 廠商 批號(hào) 封裝
添加更多采購(gòu)

我的聯(lián)系方式

*
*
*