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參數(shù)資料
| 型號： | ADSP-21160MKB-80 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 28/52頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP CONTROLLER 32BIT 400 BGA |
| 產(chǎn)品培訓(xùn)模塊： | SHARC Processor Overview |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點(diǎn) |
| 接口： | 主機(jī)接口，連接端口，串行端口 |
| 時鐘速率： | 80MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 512kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 2.50V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 400-BBGA |
| 供應(yīng)商設(shè)備封裝： | 400-PBGA（27x27） |
| 包裝： | 托盤 |
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ADSP-21160M
–34–
REV. 0
Link Ports
Calculation of link receiver data setup and hold relative to
link clock is required to determine the maximum allowable
skew that can be introduced in the transmission path
between LDATA and LCLK. Setup skew is the maximum
delay that can be introduced in LDATA relative to LCLK
(setup skew = t
LCLKTWH Min – tDLDCH – tSLDCL). Hold skew is the
maximum delay that can be introduced in LCLK relative to
LDATA (hold skew = t
LCLKTWL Min – tHLDCH – tHLDCL). Calcu-
lations made directly from speed specifications will result in
unrealistically small skew times because they include
multiple tester guardbands.
Note that there is a two-cycle effect latency between the link
port enable instruction and the DSP enabling the link port.
Maximum throughput varies across link port trans-
mit/receive pairs. Table 18 shows maximum throughput for
all transmit/receive pairs based on setup skew of 0.5 ns
(setup skew=t
LCLKTWH min – tDLDCH – tSLDCL = 0.5 ns). Hold skew
results indicate 80 MHz operation across all link ports. All
hold time skews are equal to 0.5 ns or greater for all link
port transmit/receive pairs at 80 MHz. Based upon these
values, all link port transmit/receive pairs can be operated
at maximum throughput for LxCLK:CCLK ratios of 2:1,
3:1, and 4:1 at 80 MHz CCLK. To operate all link port
transmit/receive pairs at LxCLK:CCLK ratio of 1:1, the
core clock frequency must be no greater than 62.5 MHz.
Maximum data throughput values are based upon the reset
value of the LAR Link Port Assignment Register (Link
Buffer 0 assigned to Link Port 0, Link Buffer 1 assigned to
Link Port 1, etc.). Throughputs are not guaranteed for LAR
settings other than the reset LAR value. For additional
details on LAR, refer to the ADSP-21160 DSP Hardware
Reference manual.
Table 18. Link Port—Maximum Data Throughput for
Transmit/Receive Pairs
Transmit
Link Port
Receive
Link Port
Maximum Operating
Frequency (MHz)
0
71.43
1
74.07
2
71.43
380
480
5
76.92
1
0
68.97
1
71.43
2
68.97
380
4
76.92
5
74.07
2
0
68.97
1
71.43
2
71.43
380
4
76.92
5
74.07
3
0
64.52
1
66.67
2
66.67
3
71.43
4
71.43
5
71.43
4
0
64.52
1
66.67
2
66.67
3
74.07
4
74.07
5
71.43
5
0
62.5
1
66.67
2
64.52
3
71.43
4
71.43
5
71.43
Table 18. Link Port—Maximum Data Throughput for
Transmit/Receive Pairs (Continued)
Transmit
Link Port
Receive
Link Port
Maximum Operating
Frequency (MHz)
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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