Synchronous Read/Write—Bus Master Use these specifications for interfacing to external memory systems that require CLKI" />
參數(shù)資料
型號(hào)： ADSP-21160MKB-80
廠商： Analog Devices Inc
文件頁數(shù)： 15/52頁
文件大小： 0K
描述： IC DSP CONTROLLER 32BIT 400 BGA
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點(diǎn)
接口： 主機(jī)接口，連接端口，串行端口
時(shí)鐘速率： 80MHz
非易失內(nèi)存： 外部
芯片上RAM： 512kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 2.50V
工作溫度： 0°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 400-BBGA
供應(yīng)商設(shè)備封裝： 400-PBGA（27x27）
包裝： 托盤
ADSP-21160M
–22–
REV. 0
Synchronous Read/Write—Bus Master
Use these specifications for interfacing to external memory
systems that require CLKIN—relative timing or for
accessing a slave ADSP-21160M (in multiprocessor
memory space). These synchronous switching characteris-
tics are also valid during asynchronous memory reads and
writes except where noted (see Memory Read—Bus Master
When accessing a slave ADSP-21160M, these switching
characteristics must meet the slave’s timing requirements
for synchronous read/writes (see Synchronous
ADSP-21160M must also meet these (bus master) timing
requirements for data and acknowledge setup and hold
times.
Table 11. Synchronous Read/Write—Bus Master
Parameter
Min
Max
Unit
Timing Requirements:
t
SSDATI
Data Setup Before CLKIN1
5.5
ns
t
HSDATI
Data Hold After CLKIN1
1ns
t
SACKC
ACK Setup Before CLKIN1
0.5t
CCLK +3
ns
t
HACKC
ACK Hold After CLKIN1
1ns
Switching Characteristics:
t
DADDO
Address, MSx, BMS, BRST, CIF Delay After CLKIN
10
ns
t
HADDO
Address, MSx, BMS, BRST, CIF Hold After CLKIN
1.5
ns
t
DPGO
PAGE Delay After CLKIN
1.5
11
ns
t
DRDO
RDx High Delay After CLKIN1
0.25t
CCLK – 1
0.25t
CCLK+9
ns
t
DWRO
WRx High Delay After CLKIN1
0.25t
CCLK – 1
0.25t
CCLK +9
ns
t
DRWL
RDx/WRx Low Delay After CLKIN
0.25t
CCLK – 1
0.25t
CCLK +9
ns
t
DDATO
Data Delay After CLKIN
12.5
ns
t
HDATO
Data Hold After CLKIN
1.5
ns
t
DACKMO
ACK Delay After CLKIN2
0.25t
CCLK + 3
0.25t
CCLK +9
ns
t
ACKMTR
ACK Disable Before CLKIN2
0.25t
CCLK – 3ns
t
DCKOO
CLKOUT Delay After CLKIN
25ns
t
CKOP
CLKOUT Period
t
CK – 1tCK
3+1
ns
t
CKWH
CLKOUT Width High
t
CK/2 – 2tCK/2 + 2
ns
t
CKWL
CLKOUT Width Low
t
CK/2 – 2tCK/2 + 2
ns
1 Note that timing for ACK, DATA, RDx, WRx, and DMAG strobe timing parameters only applies to synchronous access mode.
2 Applies to broadcast write, master precharge of ACK.
3 Applies only when the DSP drives a bus operation; CLKOUT held inactive or three-state otherwise, For more information, see the System Design chapter
in the ADSP-2116x SHARC DSP Hardware Reference.
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