JTAG Test Access Port and Emulation Table 28. JTAG Test Access Port and Emulation Parameter Min Max Unit Timing Requ" />
參數(shù)資料
型號(hào): ADSP-21160MKB-80
廠商: Analog Devices Inc
文件頁(yè)數(shù): 36/52頁(yè)
文件大?。?/td> 0K
描述: IC DSP CONTROLLER 32BIT 400 BGA
產(chǎn)品培訓(xùn)模塊: SHARC Processor Overview
標(biāo)準(zhǔn)包裝: 1
系列: SHARC®
類(lèi)型: 浮點(diǎn)
接口: 主機(jī)接口,連接端口,串行端口
時(shí)鐘速率: 80MHz
非易失內(nèi)存: 外部
芯片上RAM: 512kB
電壓 - 輸入/輸出: 3.30V
電壓 - 核心: 2.50V
工作溫度: 0°C ~ 85°C
安裝類(lèi)型: 表面貼裝
封裝/外殼: 400-BBGA
供應(yīng)商設(shè)備封裝: 400-PBGA(27x27)
包裝: 托盤(pán)
–41–
REV. 0
ADSP-21160M
JTAG Test Access Port and Emulation
Table 28. JTAG Test Access Port and Emulation
Parameter
Min
Max
Unit
Timing Requirements:
t
TCK
TCK Period
t
CK
ns
t
STAP
TDI, TMS Setup Before TCK High
5
ns
t
HTAP
TDI, TMS Hold After TCK High
6
ns
t
SSYS
System Inputs Setup Before TCK Low1
1 System Inputs = DATA63–0, ADDR31–0, RDx, WRx, ACK, SBTS, HBR, HBG, CS, DMAR1, DMAR2, BR6–1, ID2–0, RPBA, IRQ2–0, FLAG3–0,
PA, BRST, DR0, DR1, TCLK0, TCLK1, RCLK0, RCLK1, TFS0, TFS1, RFS0, RFS1, LxDAT7–0, LxCLK, LxACK, EBOOT, LBOOT, BMS, CLKIN,
RESET.
7ns
t
HSYS
System Inputs Hold After TCK Low1
18
ns
t
TRSTW
TRST Pulsewidth
4t
CK
ns
Switching Characteristics:
t
DTDO
TDO Delay from TCK Low
13
ns
t
DSYS
System Outputs Delay After TCK Low2
2 System Outputs = DATA63–0, ADDR31–0, MS3–0, RDx, WRx, ACK, PAGE, CLKOUT, HBG, REDY, DMAG1, DMAG2, BR6–1, PA, BRST, CIF,
FLAG3–0, TIMEXP, DT0, DT1, TCLK0, TCLK1, RCLK0, RCLK1, TFS0, TFS1, RFS0, RFS1, LxDAT7–0, LxCLK, LxACK, BMS.
30
ns
Figure 28. IEEE 11499.1 JTAG Test Access Port
7&.
70 6
7',
7'2
6<67(0
,13876
6<67(0
2873876
W67$3
W7&.
W+7$3
W'7'2
W66<6
W+6<6
W'6<6
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PDF描述
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參數(shù)描述
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