參數(shù)資料
型號： AD9910BSVZ-REEL
廠商： Analog Devices Inc
文件頁數(shù)： 7/64頁
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描述： IC DDS 1GSPS 14BIT PAR 100TQFP
產(chǎn)品培訓(xùn)模塊： Direct Digital Synthesis Tutorial Series (1 of 7): Introduction
Direct Digital Synthesizer Tutorial Series (7 of 7): DDS in Action
Direct Digital Synthesis Tutorial Series (3 of 7): Angle to Amplitude Converter
Direct Digital Synthesis Tutorial Series (6 of 7): SINC Envelope Correction
Direct Digital Synthesis Tutorial Series (4 of 7): Digital-to-Analog Converter
Direct Digital Synthesis Tutorial Series (2 of 7): The Accumulator
設(shè)計資源： Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121)
標(biāo)準(zhǔn)包裝： 1,000
分辨率（位）： 14 b
主 fclk： 1GHz
調(diào)節(jié)字寬（位）： 32 b
電源電壓： 1.8V, 3.3V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 100-TQFP 裸露焊盤
供應(yīng)商設(shè)備封裝： 100-TQFP-EP（14x14）
包裝： 帶卷 (TR)
Data Sheet
AD9910
Rev. D | Page 15 of 64
–90
–100
–110
–120
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–160
10
100
1k
10k
100k
1M
10M
100M
06479-
043
M
AG
NI
T
UDE
(
d
Bc/
Hz
)
FREQUENCY OFFSET (Hz)
fOUT = 20.1MHz
fOUT = 397.8MHz
fOUT = 98.6MHz
fOUT = 201.1MHz
Figure 16. Residual Phase Noise,
1 GHz Operation Using a 50 MHz Reference Clock with 20× PLL Multiplier
400
450
300
250
350
200
150
100
50
0
100
200
300
400
500
600
700
800
900
1000
06479-
044
PO
W
ER
D
ISSI
PA
T
IO
N
(m
W
)
SYSTEM CLOCK FREQUENCY (MHz)
DVDD 3.3V
AVDD 3.3V
AVDD 1.8V
DVDD 1.8V
Figure 17. Power Dissipation vs. System Clock Frequency (PLL Disabled)
400
450
300
250
350
200
150
100
50
0
400
500
600
700
800
900
1000
06479-
045
PO
W
ER
D
ISSI
PA
T
IO
N
(m
W
)
SYSTEM CLOCK FREQUENCY (MHz)
DVDD 1.8V
AVDD 1.8V
AVDD 3.3V
DVDD 3.3V
Figure 18. Power Dissipation vs. System Clock Frequency (PLL Enabled)
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PDF描述
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