參數(shù)資料
型號(hào)： AD9824KCPZRL
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 8/24頁(yè)
文件大小： 0K
描述： IC CCD SIGNAL PROC 14BIT 48LFCSP
標(biāo)準(zhǔn)包裝： 2,500
類型： CCD 信號(hào)處理器，14 位
輸入類型： 邏輯
輸出類型： 邏輯
接口： 3 線串口
安裝類型： 表面貼裝
封裝/外殼： 48-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 48-LFCSP-VQ（7x7）
包裝： 帶卷 (TR)
REV. 0
AD9824
–16–
Table IV. Clamp Level Register Contents (Default Value x080)
MSB
LSB
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
Clamp Level (LSB)
X
XX
0000
0
000
0
0000
0
001
4
0000
0
010
8
11111110
1016
11111111
1020
Table V. Control Register Contents (Default Value x000)
Data Out
DATACLK
CLP/PBLK
SHP/SHD
PxGA
Color Steering Modes
D10 D9
D8 D7
D6
D5
D4
D3
2
D2 D1 D0
X0 Enable
01
0Rising Edge Trigger
0 Active Low 0 Active Low
0 Disable 0
0
0 Steering Disabled
1 Three-State
1 Falling Edge Trigger 1 Active High 1 Active High
1 Enable
0
1 Mosaic Separate
010 Interlace
011 3-Color
100 4-Color
101 VD Selected
110 Mosaic Repeat
111 User Specied
NOTES
1 Must be set to zero.
2 When D3 = 0 (PxGA disabled), the PxGA gain is xed to Code 63 (3.3dB).
Table VI. PxGA Gain Registers for Gain0, Gain1, Gain2, Gain3 (Default Value x000)
MSB
LSB
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
Gain (dB)
*
XXXXX
011111+9.5
000000+3.5
111111+3.3
100000
–2.5
*Control Register Bit D3 must be set high (PxGA Enable) to use the PxGA Gain Registers.
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PDF描述
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