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參數(shù)資料
| 型號： | AC162078 |
| 廠商： | Microchip Technology |
| 文件頁數(shù)： | 120/318頁 |
| 文件大小： | 0K |
| 描述： | HEADER INTRFC MPLAB ICD2 18F1330 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 附件類型： | 轉(zhuǎn)換接頭 |
| 適用于相關(guān)產(chǎn)品： | ICD2 |
| 產(chǎn)品目錄頁面： | 658 (CN2011-ZH PDF) |
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PIC18F1230/1330
DS39758D-page 206
2009 Microchip Technology Inc.
FIGURE 20-4:
FSCM TIMING DIAGRAM
20.4.3
FSCM INTERRUPTS IN
POWER-MANAGED MODES
By entering a power-managed mode, the clock multi-
plexer selects the clock source selected by the OSCCON
register. Fail-Safe Clock Monitoring of the power-
managed clock source resumes in the power-managed
mode.
If an oscillator failure occurs during power-managed
operation, the subsequent events depend on whether
or not the oscillator failure interrupt is enabled. If
enabled (OSCFIF = 1), code execution will be clocked
by the INTOSC multiplexer. An automatic transition
back to the failed clock source will not occur.
If the interrupt is disabled, subsequent interrupts while
in Idle mode will cause the CPU to begin executing
instructions while being clocked by the INTOSC
source.
20.4.4
POR OR WAKE FROM SLEEP
The FSCM is designed to detect oscillator failure at any
point after the device has exited Power-on Reset
(POR) or low-power Sleep mode. When the primary
device clock is EC, RC or INTRC modes, monitoring
can begin immediately following these events.
For oscillator modes involving a crystal or resonator
(HS, HSPLL, LP or XT), the situation is somewhat
different. Since the oscillator may require a start-up
time considerably longer than the FCSM sample clock
time, a false clock failure may be detected. To prevent
this, the internal oscillator block is automatically
configured as the device clock and functions until the
primary clock is stable (the OST and PLL timers have
timed out). This is identical to Two-Speed Start-up
mode. Once the primary clock is stable, the INTRC
returns to its role as the FSCM source.
As noted in Section 20.3.1 “Special Considerations
, it is also possible to
select another clock configuration and enter an
alternate power-managed mode while waiting for the
primary clock to become stable. When the new power-
managed mode is selected, the primary clock is
disabled.
OSCFIF
CM Output
Device
Clock
Output
Sample Clock
Failure
Detected
Oscillator
Failure
Note:
The device clock is normally at a much higher frequency than the sample clock. The relative frequencies in
this example have been chosen for clarity.
(Q)
CM Test
Note:
The same logic that prevents false oscilla-
tor failure interrupts on POR, or wake from
Sleep, will also prevent the detection of
the oscillator’s failure to start at all follow-
ing these events. This can be avoided by
monitoring the OSTS bit and using a
timing routine to determine if the oscillator
is taking too long to start. Even so, no
oscillator failure interrupt will be flagged.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MLF1005LR33K | INDUCTOR MULTILAYER .33UH 0402 |
| RBM18DRTF | CONN EDGECARD 36POS DIP .156 SLD |
| CBC2518T220M | INDUCTOR 22UH 20% 1007 SMD |
| RCM25DRPS | CONN EDGECARD 50POS DIP .156 SLD |
| LGU2W331MELB | CAP ALUM 330UF 450V 20% SNAP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AC162079 | 功能描述:插座和適配器 MPLAB ICD 2 64/80L HEADER PIC18F85J90 RoHS:否 制造商:Silicon Labs 產(chǎn)品:Adapter 用于:EM35x |
| AC162083 | 功能描述:插座和適配器 MPLAB ICD 2 8L/14L HEADER PIC16F616 RoHS:否 制造商:Silicon Labs 產(chǎn)品:Adapter 用于:EM35x |
| AC162087 | 功能描述:插座和適配器 MPLAB ICD 2 68/84 HEADER (PIC18F87J50) RoHS:否 制造商:Silicon Labs 產(chǎn)品:Adapter 用于:EM35x |
| AC162088 | 功能描述:插座和適配器 MPLAB ICD 2 PIC24FJ64GA004 28P RoHS:否 制造商:Silicon Labs 產(chǎn)品:Adapter 用于:EM35x |
| AC162088 | 制造商:Microchip Technology Inc 功能描述:MPLAB ICD 2 PIC24FJ64GA004 28P Header |
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