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參數(shù)資料
| 型號(hào)： | Z80B-DART |
| 英文描述： | Z8 Microcontrollers |
| 中文描述： | Z8微控制器 |
| 文件頁(yè)數(shù)： | 34/222頁(yè) |
| 文件大小： | 1595K |
| 代理商： | Z80B-DART |
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Z8 Microcontrollers
Clock
ZiLOG
3-2
UM001600-Z8X0599
3.2.1 SCLK/TCLK Divide-By-16 Select (D0)
This bit of the SMR controls a divide-by-16 prescalar of
SCLK/TCLK. The purpose of this control is to selectively
reduce device power consumption during normal proces-
sor execution (SCLK control) and/or HALT mode (where
TCLK sources counter/timers and interrupt logic).
3.2.2 External Clock Divide-By-Two (D1)
This bit can eliminate the oscillator divide-by-two circuitry.
When this bit is 0, SCLK (System Clock) and TCLK (Timer
Clock) are equal to the external clock frequency divided by
two. The SCLK/TCLK is equal to the external clock fre-
quency when this bit is set (D1 = 1). Using this bit, together
with D7 of PCON, further helps lower EMI (D7 (PCON) =
0, D1 (SMR) = 1). The default setting is 0. Maximum fre-
quency is 4 MHz with D1=1 (Figure 3-3).
3.3 OSCILLATOR CONTROL
In some cases, the Z8 MCU offers software control of the
oscillator to select low EMI drive or standard drive. The se-
lection is done by programming bit D7 of the Port Configu-
ration (PCON) register (Figure 3-4). The PCON register is
located in Expanded Register File Bank F, Register 00H.
A 1 in bit D7 configures the oscillator with standard drive,
while a 0 configures the oscillator with Low EMI drive. This
only affects the drive capability of the oscillator and does
not affect the relationship of the XTAL clock frequency to
the internal system clock (SCLK).
Figure 3-3. External Clock Circuit
÷
2
OSC
External Clock
D1 (SMR)
÷
16
D0 (SMR)
Figure 3-4. Port Configuration Register
(PCON)
(Write-Only)
D7 D6 D5 D4 D3 D2 D1 D0
PCON (FH) 00H
Low EMI Oscillator
0 Low EMI
1 Standard
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PDF描述 |
|---|---|
| Z80B-PIO | Z8 Microcontrollers |
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