參數資料
| 型號： | XA3SD3400A-4FGG676I |
| 廠商： | Xilinx Inc |
| 文件頁數： | 14/58頁 |
| 文件大?。?/td> | 0K |
| 描述： | SPARTAN-3ADSP FPGA 3400K 676FBGA |
| 產品培訓模塊： | Extended Spartan 3A FPGA Family |
| 標準包裝： | 40 |
| 系列： | Spartan®-3A DSP XA |
| LAB/CLB數： | 5968 |
| 邏輯元件/單元數： | 53712 |
| RAM 位總計： | 2322432 |
| 輸入/輸出數： | 469 |
| 門數： | 3400000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 676-BGA |
| 供應商設備封裝： | 676-FBGA（27x27） |
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XA Spartan-3A DSP Automotive FPGA Family Data Sheet
DS705 (v2.0) April 18, 2011
Product Specification
21
Input Propagation Times
Input Timing Adjustments
Table 22: Propagation Times for the IOB Input Path
Symbol
Description
Conditions
IFD_DELAY
_VALUE
Device
Speed Grade: -4
Units
Max
Propagation Times
TIOPLI
The time it takes for data to travel from the Input
pin through the IFF latch to the I output with no
input delay programmed
LVCMOS25(2)
0
XA3SD1800A
2.04
ns
XA3SD3400A
2.11
ns
TIOPLID
The time it takes for data to travel from the Input
pin through the IFF latch to the I output with the
input delay programmed
LVCMOS25(2)
1
XA3SD1800A
2.47
ns
23.06
ns
33.86
ns
44.43
ns
54.39
ns
65.32
ns
76.24
ns
86.86
ns
1
XA3SD3400A
2.67
ns
23.25
ns
34.04
ns
44.62
ns
54.49
ns
65.31
ns
76.18
ns
86.78
ns
Notes:
1.
The numbers in this table are tested using the methodology presented in Table 27 and are based on the operating conditions set forth in
2.
This propagation time requires adjustment whenever a signal standard other than LVCMOS25 is assigned to the data Input. When this is
true, add the appropriate Input adjustment from Table 23.
Table 23: Input Timing Adjustments by IOSTANDARD
Convert Input Time from LVCMOS25 to the
Following Signal Standard (IOSTANDARD)
Add the Adjustment Below
Units
Speed Grade: -4
Single-Ended Standards
LVTTL
0.62
ns
LVCMOS33
0.54
ns
LVCMOS25
0.00
ns
LVCMOS18
0.83
ns
LVCMOS15
0.60
ns
LVCMOS12
0.31
ns
PCI33_3
0.45
ns
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
|---|---|
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