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參數(shù)資料
| 型號： | TMX320F2812ZHHS |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | TMS320R2811, TMS320R2812 Digital Signal Processors |
| 中文描述： | TMS320R2811，TMS320R2812數(shù)字信號處理器 |
| 文件頁數(shù)： | 111/147頁 |
| 文件大?。?/td> | 2021K |
| 代理商： | TMX320F2812ZHHS |
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Electrical Specifications
111
June 2004
SPRS257
Table 6
23. SPI Slave Mode External Timing (Clock Phase = 1)
NO.
12
MIN
MAX
UNIT
ns
t
c(SPC)S
t
w(SPCH)S
t
w(SPCL)S
t
w(SPCL)S
t
w(SPCH)S
t
su(SOMI-SPCH)S
t
su(SOMI-SPCL)S
Cycle time, SPICLK
Pulse duration, SPICLK high (clock polarity = 0)
Pulse duration, SPICLK low (clock polarity = 1)
Pulse duration, SPICLK low (clock polarity = 0)
Pulse duration, SPICLK high (clock polarity = 1)
Setup time, SPISOMI before SPICLK high (clock polarity = 0)
Setup time, SPISOMI before SPICLK low (clock polarity = 1)
Valid time, SPISOMI data valid after SPICLK high
(clock polarity =0)
8t
c(LCO)
0.5t
c(SPC)S
10
0.5t
c(SPC)S
10
0.5t
c(SPC)S
10
0.5t
c(SPC)S
10
0.125t
c(SPC)S
0.125t
c(SPC)S
13
§
0.5t
c(SPC)S
0.5t
c(SPC)S
0.5t
c(SPC)S
0.5t
c(SPC)S
ns
14
§
ns
17
§
ns
18
§
t
v(SPCH-SOMI)S
0.75t
c(SPC)S
ns
t
v(SPCL-SOMI)S
Valid time, SPISOMI data valid after SPICLK low
(clock polarity =1)
0.75t
c(SPC)S
21
§
t
su(SIMO-SPCH)S
t
su(SIMO-SPCL)S
Setup time, SPISIMO before SPICLK high (clock polarity = 0)
Setup time, SPISIMO before SPICLK low (clock polarity = 1)
Valid time, SPISIMO data valid after SPICLK high
(clock polarity = 0)
0
0
ns
22
§
t
v(SPCH-SIMO)S
0.5t
c(SPC)S
ns
t
v(SPCL-SIMO)S
Valid time, SPISIMO data valid after SPICLK low
(clock polarity = 1)
0.5t
c(SPC)S
The MASTER/SLAVE bit (SPICTL.2) is cleared and the CLOCK PHASE bit (SPICTL.3) is set.
t
c(SPC)
= SPI clock cycle time = LS4
(SPIBRR
t
c(LCO)
= LSPCLK cycle time
§
The active edge of the SPICLK signal referenced is controlled by the CLOCK POLARITY bit (SPICCR.6).
or
LSPCLK
1)
Data Valid
22
SPISIMO
SPISOMI
SPICLK
(clock polarity = 1)
SPICLK
(clock polarity = 0)
SPISIMO Data
Must Be Valid
SPISOMI Data Is Valid
21
12
18
17
14
13
SPISTE
In the slave mode, the SPISTE signal should be asserted low at least 0.5t
c(SPC)
before the valid SPI clock edge and
remain low for at least 0.5t
c(SPC)
after the receiving edge (SPICLK) of the last data bit.
Figure 6
24. SPI Slave Mode External Timing (Clock Phase = 1)
A
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