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參數(shù)資料
| 型號： | TMX20F2810PBKAEP |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | Digital Signal Processors |
| 中文描述： | 數(shù)字信號處理器 |
| 文件頁數(shù)： | 98/159頁 |
| 文件大?。?/td> | 2084K |
| 代理商： | TMX20F2810PBKAEP |
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Electrical Specifications
98
March 2004 Revised October 2004
SGUS051A
6.13
Device Clock Table
This section provides the timing requirements and switching characteristics for the various clock options
available on the F281x and C281x DSPs. Table 63 lists the cycle times of various clocks.
Table 63. 320F281x and 320C281x Clock Table and Nomenclature
MIN
28.6
NOM
MAX
UNIT
ns
On-chip oscillator clock
tc(OSC), Cycle time
Frequency
50
20
35
MHz
XCLKIN
tc(CI), Cycle time
Frequency
6.67
250
ns
4
150
MHz
SYSCLKOUT
tc(SCO), Cycle time
Frequency
6.67
500
ns
2
150
MHz
XCLKOUT
tc(XCO), Cycle time
Frequency
6.67
2000
ns
0.5
150
MHz
HSPCLK
tc(HCO), Cycle time
Frequency
6.67
13.3
75
26.6
37.5
ns
150
MHz
LSPCLK
tc(LCO), Cycle time
Frequency
tc(ADCCLK), Cycle time
Frequency
13.3
ns
75
MHz
ADC clock
40
ns
25
MHz
SPI clock
tc(SPC), Cycle time
Frequency
50
ns
20
MHz
McBSP
tc(CKG), Cycle time
Frequency
50
ns
20
MHz
XTIMCLK
tc(XTIM), Cycle time
Frequency
6.67
ns
150
MHz
The maximum value for ADCCLK frequency is 25 MHz. For SYSCLKOUT values of 25 MHz or lower, ADCCLK has to be SYSCLKOUT/2 or lower.
ADCCLK = SYSCLKOUT is not a valid mode for any value of SYSCLKOUT.
This is the default reset value if SYSCLKOUT = 150 MHz.
6.14
Clock Requirements and Characteristics
6.14.1
Input Clock Requirements
The clock provided at the XCLKIN pin generates the internal CPU clock cycle.
Table 64. Input Clock Frequency
PARAMETER
MIN
20
TYP
MAX
UNIT
Resonator
35
fx
Input clock frequency
Crystal
20
35
MHz
XCLKIN
4
150
fl
Limp mode clock frequency
2
MHz
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TMS320LC2404APGA | DSP CONTROLLERS |
| TMP320LC2401APAGA | DSP CONTROLLERS |
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| TMP320LC2401APGA | DSP CONTROLLERS |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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