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參數(shù)資料
| 型號： | TMX20F2810PBKAEP |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | Digital Signal Processors |
| 中文描述： | 數(shù)字信號處理器 |
| 文件頁數(shù)： | 146/159頁 |
| 文件大?。?/td> | 2084K |
| 代理商： | TMX20F2810PBKAEP |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁當(dāng)前第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁
Electrical Specifications
144
March 2004 Revised October 2004
SGUS051A
Table 645. McBSP Switching Characteristics
NO.
PARAMETER
MIN
MAX
UNIT
M1
tc(CKRX)
tw(CKRXH)
tw(CKRXL)
Cycle time, CLKR/X
CLKR/X int
2P
ns
M2
Pulse duration, CLKR/X high
CLKR/X int
D5§
C5§
D+5§
C+5§
ns
M3
Pulse duration, CLKR/X low
CLKR/X int
ns
M4
td(CKRH-FRV)
Delay time, CLKR high to internal FSR valid
CLKR int
0
4
ns
CLKR ext
3
27
ns
M5
td(CKXH-FXV)
Delay time, CLKX high to internal FSX valid
CLKX int
0
4
ns
CLKX ext
3
27
M6
tdis(CKXH-DXHZ)
Disable time, CLKX high to DX high impedance
following last data bit
CLKX int
8
ns
CLKX ext
14
Delay time, CLKX high to DX valid.
This applies to all bits except the first bit transmitted.
CLKX int
9
CLKX ext
28
M7
td(CKXH-DXV)
DXENA = 0
CLKX int
8
Delay time, CLKX high to DX valid
CLKX ext
14
ns
Only applies to first bit transmitted when in Data
Delay 1 or 2 (XDATDLY=01b or 10b) modes
DXENA = 1
CLKX int
P + 8
CLKX ext
P + 14
DXENA = 0
CLKX int
0
M8
ten(CKXH-DX)
Enable time, CLKX high to DX driven
CLKX ext
6
ns
Only applies to first bit transmitted when in Data
Delay 1 or 2 (XDATDLY=01b or 10b) modes
DXENA = 1
CLKX int
P
CLKX ext
P + 6
DXENA = 0
FSX int
8
M9
td(FXH-DXV)
Delay time, FSX high to DX valid
FSX ext
14
ns
Only applies to first bit transmitted when in Data
Delay 0 (XDATDLY=00b) mode.
DXENA = 1
FSX int
P + 8
FSX ext
P + 14
DXENA = 0
FSX int
0
M10
ten(FXH-DX)
Enable time, FSX high to DX driven
FSX ext
6
ns
Only applies to first bit transmitted when in Data
Delay 0 (XDATDLY=00b) mode
DXENA = 1
FSX int
P
FSX ext
P + 6
Polarity bits CLKRP = CLKXP = FSRP = FSXP = 0. If the polarity of any of the signals is inverted, then the timing references of
that signal are
also inverted.
2P = 1/CLKG in ns.
§C=CLKRX low pulse width = P
D=CLKRX high pulse width = P
相關(guān)PDF資料 |
PDF描述 |
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